✅ Se dispone de un transmisor Tx y varios receptores Rx. Se deberá diseñar el sistema digital de un receptor Rx que sea capaz de leer la trama enviada por el transmisor y que sepa que la información enviada es para ese receptor en particular mediante el ID enviada en la trama.

1. SEGUNDO PARCIAL:
DISEÑO DE UN SISTEMA DIGITAL
RECEPTOR DE COMUNICACIÓN
SERIAL
1
011000010111001101100001011011100111101001100001
01101010011001010110000101101110
Sistemas Digitales II
EJERCICIO RESUELTO
SISTEMAS DIGITALES II
vasanza

2. 2
01101010011001010110000101101110
011000010111001101100001011011100111101001100001
Se dispone de un
transmisor Tx y varios
receptores Rx como se
muestra en la figura.
El transmisor utiliza un protocolo de comunicacion que esta determinado por la
siguiente trama como se muestra en el ejemplo:
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3. 3
01101010011001010110000101101110
011000010111001101100001011011100111101001100001
Se debera disenar el sistema digital de un receptor Rx que sea capaz de leer la trama
enviada por el transmisor y que sepa que la informacion enviada es para ese receptor
en particular mediante el ID enviada en la trama.
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4. 4
01101010011001010110000101101110
011000010111001101100001011011100111101001100001
De manera general podemos resolver el problema asi:
1.- Si Ld ID = 1, genera ID Rx (0X00)
2.- Pregunto por start
SI NO
3.- Si start es verdadero, IF SINC=1, BYTE PQ => REG START
SI
COMP 0X2
4.- SINC = 1 BYTE PQ – >REG SOST.
COMP 0X ID Rx
5.-
6 GENERAR CHK
7 CREA PROPIO CHK Y COMPARA
IF =? si => ok
NO
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5. 5
01101010011001010110000101101110
011000010111001101100001011011100111101001100001
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01101010011001010110000101101110
011000010111001101100001011011100111101001100001
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01101010011001010110000101101110
011000010111001101100001011011100111101001100001
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01101010011001010110000101101110
011000010111001101100001011011100111101001100001
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01101010011001010110000101101110
011000010111001101100001011011100111101001100001
Enc, RM,
SCH, En,
RCH
Start Load
ENIS
0
0
1
1Tb
Mart
Tc
Pnc, Mod, Set
resetn Ta
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10. 10
01101010011001010110000101101110
011000010111001101100001011011100111101001100001
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01101010011001010110000101101110
011000010111001101100001011011100111101001100001
En, Ec, RmEn
1
I 63
Sel 1, Sel 0
Ti
1
0
En RCH
Encont
Zg
Th
1
0
Td
Ta
Tk
Sou, ok
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12. 12
01101010011001010110000101101110
011000010111001101100001011011100111101001100001
library ieee;
use ieee.std_logic_1164.all;
use work.elementos.all;
entity receptor is
PORT (clock, nReset, Start,: in std_logic;sout, sinc, load, ig, ig3, snrch: in std_logic;
enid, en, enc, ok, ru1, modo, ld, sel0, sel1, enrch, sch: out std_logic;
end receptor;
architecture sol of receptor is
begin
type estado is:(Ta, Tb, Tc, Td, Te, Tf, Tg, Th, Ti, Tj, Tk);
signal y: estado;
process (nReset,clock)
begin
if (nReset='0') then y<=Ta;
elsif (clock'event and clock = '1') then
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13. 13
01101010011001010110000101101110
011000010111001101100001011011100111101001100001
case y is
when y=Ta => if start='1' then y<=Tb;
else if load='0' then y<=Ta;
else y<=Ta; end if;
when y=Tb =>
when y=Tc =>
when y=Td => if sinc='0' then y<=Td;
else if ig='0'y<=Td; end if;end if;
when y=Te => if sinc='0' then y<=Te;
else if ig='0' then y<=Td;
else y<=tf end if;
when y=Tf => if sinc = '0' then y<=Tf;
else y<=Tf;end if
when y=Tg => if sinc ='0' then y<=Tg;
else y<= th; end if;
when y=Th =>if sinc3='0' then y<=Tj;
else y=Ti; end if;
when y=Ti => if ig='0' then y<=Td;
else y<=Tk; end if;
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01101010011001010110000101101110
011000010111001101100001011011100111101001100001
when y=Tj => Th;
when y=Tk => Ta;
end case;
end if;
end process;
process (y, enid, en, enc, eu1, modo, ld, sel0, sel1, enrch, sch,OK)
enid='0', en='0', enc='0', eu1='0', modo='0', ld='0', sel0='0', sel1='0', enrch='0',
sch='0',OK='0';
begin
case y is
when y=Ta =>
enc='1'; ru1='1' ; sch='1' ; enrch='1' or if start='0' and
load='1' then enid='1'; end if;
when y=Tb =>modo='1';
when y=Tc =>enc='1'; modo='1' ; sel0='1';
when y=Td =>enrch='1' ; sch='1'or if sinc='1' then en='1';end if;
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01101010011001010110000101101110
011000010111001101100001011011100111101001100001
when y=te =>
sel0='1'or if sinc='1' then en='1'and if ig='1' then enc='1';end if;
when y=Tf =>
sel1='1 or if sinc='1' then en='1'; modo='1';end if;
when y=Tg =>
when y=Th =>
en='1'; enc='1'; ru1='1' or if ig3='0' then enrch='1'; end if;
when y=Ti =>;
when y=Tj =>
sel1='1'; sel0='1' or if ig='1' then sout='1'; ok='1'; end if
end case;
end process;
end sol;
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