Intel®HLS CompilerでSHA256アクセラレータを作ったら微妙に失敗した
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SHA-256をIntel HLS Compilerでお手軽に作ってみた経験談を紹介します。
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Intel®HLS CompilerでSHA256アクセラレータを作ったら微妙に失敗した
- 3. がっかりポイント • VivadoHLS使ったこと無いです • なので両ツールの比較、的な視点では喋れません • まあ仮に使ったことあったとしても喋れないわけですが…
- 4. 背景 • 今PACが熱い！（局所的に） • PAC(Programmable Acceleration Card)とは • Intel®ブランドで提供されるアクセラレーション向け量産カード • 例えばデルでサーバ買うとオプションでFPGAカードをつけられる未来がすぐ そこに • チップビジネスから ボードビジネスへ？
- 6. 背景 • PACで動くデザインサンプル作ったろ • 前にSHA-1とかやったし、次はSHA-256あたりが良いんじゃ ね？（適当） • まあOpenSSLあたりからコード引っ張ってくればいいし、簡単 だろ（適当） • 回路がんがんパラ化すれば超速いんじゃね？（適当）
- 7. 本題 • Intel® HLS Compilerとは • Quartus®Prime Pro/Standard/Lite 17.1から標準添付 • 追加ライセンス不要 • Lite EditionももちろんOK • クォータスと呼んでくださいね • untimedのC/C++コードをRTLに高位合成 • 最適化・高速化は以下で行う • コード自体の修正 • #pragma • attribute • 入出力最適化 • コマンドラインオプション • Quartus®のGUIとは連携なし • Platform Designer（旧Qsys）は使います
- 8. 思想 • コンパイル時のコマンドをg++からi++に変えるだけでHWが出 来る！ • なのでコマンド名はi++ • なのでコマンドラインオプションも割と共通 • 開発ツールもg++用のを使えば良いじゃん！ • gdbとか • Valgrindとか
- 9. 余談 • SHA256について • メッセージダイジェスト・暗号学的ハッシュ関数の一種 • MD5とかSHA-1とかの仲間 • ロイヤルティフリー • Federal Information Processing Standards Publication 180-2なるドキュメントを見 るべし • 計算方法が割とそのまんま書いてある • OpenSSLとかの実装をそのまま使うのはかえって面倒くさいかも • 権利関係とかさ • 512bitのチャンクに分割して計算していく • Paddingが重要 • 単にzero paddingとかしちゃうとハッシュじゃなくなるもんね
- 11. 続き • Hash計算（FIPS180-2より） For i = 1 to N(ブロック数) { ＜処理１＞ For t = 0 to 63 { ＜処理２＞ ＜処理３＞ } ＜処理４＞ }
- 12. 続き • 処理１ • ワーク変数初期化 • Hは最初に決められた初期値で初期化 For i = 1 to N(ブロック数) { ＜処理１＞ For t = 0 to 63 { ＜処理２＞ ＜処理３＞ } ＜処理４＞ }
- 13. 続き • 処理４ • ワーク変数書き戻し For i = 1 to N(ブロック数) { ＜処理１＞ For t = 0 to 63 { ＜処理２＞ ＜処理３＞ } ＜処理４＞ }
- 14. 続き • 処理２ • W設定 For i = 1 to N(ブロック数) { ＜処理１＞ For t = 0 to 63 { ＜処理２＞ ＜処理３＞ } ＜処理４＞ }
- 15. 続き • 処理３ • メインの計算処理 For i = 1 to N(ブロック数) { ＜処理１＞ For t = 0 to 63 { ＜処理２＞ ＜処理３＞ } ＜処理４＞ }
- 16. 方針 • 入出力データはストリーミング式にする • いつだってストリーミングが性能上有利（自分調べ） • 入力幅はチャンクサイズと同じ512bitとする • CCI-Pバスと同じ幅 • 超高速になる予感… • Paddingがちょっとややこしそうなので、別モジュールに切り出し • ややこしい処理はパイプライン化を阻害しがち • 初段のモジュールでPaddingし、（512bitブロック×N個）化する • 次段のモジュールでHash計算 • とりあえずはこの程度の工夫で、後はスペックのまま実装してみる
- 17. デモ
- 18. 結果 • レポートを見てみる • Initiation Interval (II)は全て１！ • んん？？
- 19. 結果 • レポート曰く Iteration executed serially across calc_hash.B3. Only a single loop iteration will execute inside this region due to data dependency on variable(s) • これはSerial region…
- 20. 解説 • Serial regionとは • ネストされたループで発生 • 内側のループの実行が完了しないと、次の外側のループのイタレーションが回せ ない状態 • 内側ループのパイプラインのフラッシュを待たなければいけない • フラッシュ待ち時間が無視出来れば性能上問題ない • フラッシュ待ちが無視できる状態 • パイプラインのレイテンシが短い • 内側ループの回数が多い kernel void test() { int a[1024]; while (i<M) { for ( j=0; j<N; j++) { a[X] = b[X]; process(a); } } } a[]へのアクセスは、 一つ前の外側ループ の実行が終わってか らでないと出来ない （例）
- 21. 解説 • Serial regionとは • ネストされたループで発生 • 内側のループの実行が完了しないと、次の外側のループのイタレーションが回せ ない状態 • 内側ループのパイプラインのフラッシュを待たなければいけない • フラッシュ待ち時間が無視出来れば性能上問題ない • フラッシュ待ちが無視できる状態 • パイプラインのレイテンシが短い （今回は10クロック） • 内側ループの回数が多い （今回は６４回） 今回の実装ではイマイチ （512bit処理に64+10サイクルかかる ＆ パラ化は無理）
- 22. 考察 • そりゃそうだよね。暗号だもんね。 • 簡単に高速化されたらあっという間にクラックされちゃうよね • 工夫の余地があるのか？？世間はもっとうまいことやっている のか？ • 世間のSHA-256実装の工夫は、もっぱらCPUの命令にうまく当たるよ うに分解しているだけの話のような… • HW化の際はあまりそこ関係ない • CPUの命令に綺麗に当たるように書いてもFPGAは知らんがなという話
- 24. 世間
- 25. 世間
- 26. 世間 =7bit/clk
- 28. 理想 • 理想 $ time sha256sum hogehoge real 0m10.000ms $ time sha256sum_fpga hogehoge real 0m1.000ms • FPGA早い！ • 現実 • CPUよりかなり遅い • 最後まで実装する気失せた
- 30. 反省 • じゃあFPGAでSHA-256は意味がないのか？？ • そんなことはない! • 1ファイルのハッシュ値取得レイテンシをCPUと競っても負ける • 複数のファイルを同時に扱えばよい • 回路のパラレル化が有効になる • 今回の回路はとても小さい • Arria10の1%以下 • PCIEボトルネックまで持っていけるはず • パイプラインも詰められる
- 31. 締め • ちゃんと考えてから設計しよう • CPUアクセラレーションは簡単ではないです！ • Intel® HLS Compilerをどうぞよろしく • 既にRTLに性能ポータビリティなんぞ無いですよ！！ • untimedだからこその性能ポータビリティ
Editor's Notes
- 好きなIDEを使おう