EEIC2023年度後期実験「LSIの物理設計ゲートアレイ」で作成したスライドです。

1. LSIの物理設計ゲートアレイ
Voltage-Controlled Ring Oscillator
@takuo_20020622

2. 2
設計
- Voltage-Controlled Ring Oscillator (VCO)を設計・実装
- VCOは、外部の入力電圧(回路図中のVC)で周期を制御できる発振回路
- 以下のようにVCOを設計
VC
GND
EN
VDD
OUT

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設計
NAND、INVを合わせて11段連結した
測定器の寄生抵抗による影響を軽減する
ために並列にINVを挟んだ
VC
GND
EN
VDD
OUT
1段目をNANDにすることでENの入力で
発振を制御することができる

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設計
- また、DF-FとINVからなる分周器も設計・実装
- VCOを分周器に繋げることで発振器の周期が2倍になる
- 以下のようにVCOと分周器を繋げた
VCO

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設計
- 右図のようにレイアウトを組んだ
- INV・VCO・D-FFを分割して実装した
- 測定時にはピン間を配線で接続した
INV
VCO
D-FF

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結果・考察
- 右図のようにLSIが完成した
- 途切れている配線は目視では見つからなかった
- 端に一部不要な配線ができてしまった(写真右上)
- これは今回ネガ型のレジストを使ったため、チップに
レジストを乗せる際、端が表面張力で盛り上がってし
まい、洗浄しても端のレジストが一部残ったから
INV
VCO
D-FF
不要な配線

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結果・考察
- Analog Discovery2 に対応する波形観察ソフトWaveFormsで波形を計測しました
- 全ての計測において、VDD = 5 V としています
- 特記されていない場合、制御入力VCは2.5 Vです

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結果・考察
- VCO単体を論理値モードで測定したとき、設計通りENが1の間はOUTが発振している
ことが確認できた(VC = 2.5[V]に設定)

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結果・考察
- VCO単体を同様の設定で、発振している間の波形を測定したとき、以下のような波形が
得られた(VC = 2.5 Vのとき)
- 周期的に発振している様子が確認できた (平均をとると発振の周期は0.57 μs)

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結果・考察
- VCOの発振の様子をシュミレー
タ(寄生容量抽出済み)の結果と
比較した(VC = 2.5 V )
と若干ずれた
考えられる要因:
- 配線・ボンディングによる寄生
容量
- 温度によるMOSFET特性の変
化
- シミュレーションの不正確さ
測定した波形
シミュレーション波形
測定の周期 [μs] シミュレーション
の周期 [μs]
0.57 0.72

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結果・考察
- また、VCOと分周器を配線で繋いだときに、以下のような波形が得られた(VC = 2.5 Vの
とき)
- 発振している間の波形を観測している
- 分周器に接続することで発振の周期が長くなっていることが確認できた

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結果・考察
- 分周器がある場合と場合の発振の周期比
(分周器ありの周期/分周器なしの周期)を
プロットした
- 全ての測定値は理論値(2倍)の±5%以内
であった

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結果・考察
- 分周器がない場合とある場合それ
ぞれについて、制御入力電圧(VC)
と発振の周波数をプロットした
- 11段の方については自身のデータ
・13段の方については他メンバーの
データを用いた
- VCが大きくなると発振の周波数が
増加した
- これは、制御電圧が大きくなると
nmos・pmosに流れるゲートに流
れる電流が大きくなるから
分周器なしの周波数 分周器ありの周波数

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結果・考察
- 前スライドの「分周器なしの遅延時間」
のデータを元にNANDとINVそれぞ
れ1つ当たりの遅延時間を算出すると
右図のようになった
- NANDの遅延時間に関しては一部負
になってしまった
- 11段を組んだ自身は外部で配線を繋
いでいたのに対し、13段を組んでいた
他メンバーはチップ内で繋いでいた。
またVCOのレイアウトもお互いで組み
方が違うため、これらの配線方法の違
いによって誤差が生じてしまったと考
える
- これに関しては発表後に測定し直し
たが、負の遅延時間は変わらず計算
されてしまった

15. 15
結果・考察
- 分周器の前後で立ち上がり始まりに差が生じているのでその原因について考察する

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結果・考察
- 分周器の前後で立ち上がりに遅延が生じ
ていたので、D-FF及びINVの前後を出力
して遅延箇所を特定した
- 右の結果より、分周期前後の立ち上がり
の遅延は大部分がDFFが原因であると考
えられた(分解能が悪かったために、これ
以上の考察はできなかった)
分周器の前後での立ち上がりを比較
DFFのCLK・Qでの立ち上がりを比較
INV前後での立ち上がりを比較
ここの遅延
測定時に分解能の調整に失
敗していました

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結果・考察
- 分周器の前後のずれは0.117μs程度(数回分の平均を取った)であったので、これが妥当
であるか検証した。(VC = 5 Vのとき)
0.117µs

18. - D-FFのCLKが立ち上がってからQが変化するまでの遅延時間を考える
- 以下の回路図は今回設計したD-FFの一部だが、🟥のところが矢印の経路で出力され
るので、トランミッションゲートの遅延とNORの遅延の和で求められる
18
結果・考察
ここの時間が今回考えるD-FFの遅延時間

19. - トランスミッションゲートは構造上INVと遅延時間が等しい
- NORはNANDからnmos・pmosの並列・直列を入れ替えた構造をしているので、
NANDと遅延時間が等しい
- 以上のことから今回の分周器(右図)の遅延時間は
と計算され、測定値の1.17×10-2
μsに近しい結果となった
- なお、計算にはスライド14枚目で計算したINVとNANDの
遅延時間(下表)を用いた(VC = 5 Vのとき)
19
結果・考察
D-FF ＋ INV = (INV + NAND) + INV = 1.01×10-2
μs
分周器の回路図
INVの遅延時間 [μs] NANDの遅延時間 [μs]
1.55×10-2
7.00×10-2