di Matteo Lodi

2. Principali corsi seguiti durante il
CLM
 Nanotecnologie
 Metodologie e normative per lo sviluppo di software e
sistemi
 Qualità e Impresa
 Robotica

3. Matteo Lodi

4. Questo progetto è stato realizzato nel COSMIC lab
Con lo scopo di sviluppare un DSP per la decodifica
coerente per sistemi in fibra ottica a 400 Gbit/s

5. Descrizione del sistema
5

6. Tempo di campionamento
 Codifica 16 QAM => 4bit per simbolo
 448Gbit/s => 112 Gsimboli/s (400Gbit/s più i bit di
sincronizzazione)
 I dati vengono inviati su due polarizzazioni e su ognuna
viaggiano due portanti
 Vengono trasmessi 28 Gsimboli/s per ogni portante per
ogni polarizzazione
 Frequenza di campionamanto di 56 Gsimboli/s
 Con un parallelismo di 128 simboli al secondo necessaria
una frequenza di lavoro di 500 MHz

7. Fujitzu ADC - LUKE-ES
• Resolution : 8-Bit
• 4 Channels (2 x IQ pairs)
• Sampling Rate : 55 – 65
GS/s
• Output Rate: 128Samples
@ 511.9MHz
• 0.9V Data Output Clock @
511.9MHz
• REFCLK÷N programmable
output clock
• REFCLK÷N programmable
output clock

8. Progettazione dell’equalizzatore
 Serve un equalizzatore per ogni polarizzazione per
ogni portante
 Ogni equalizzatore pesa il campione attuale e gli L
campioni precedenti delle due polarizzazioni per ogni
portante
 𝑦 𝑘
𝑖
= 𝑖=0
𝐿
𝐶𝑖
1
𝑥 𝑘−𝑖
1
+ 𝑖=0
𝐿
𝐶𝑖
2
𝑥 𝑘−𝑖
2
 Il parametro L è stato scelto uguale a 11 in base ai
risultati ottenuti dal CNIT con simulazioni MATLAB
del sistema

9. Progettazione dell’equalizzatore

10. Moltiplicatore complesso
Re+j Im = (A+jB)*(C+jD)

11. Risultati
 FPGA scelta : Virtex 7
 Frequenza di clock : 60 MHz
 Latenza : 1 ciclo di clock
 Errore massimo: LSB dovuto ad errore di troncamento
 Problema dovuto ai sommatori?

12. Progettazione dell’equalizzatore

13. Risultati
 FPGA scelta : Virtex 7
 Frequenza di clock : 70 MHz
 Latenza : L ciclo di clock
 Errore massimo: LSB dovuto ad errore di troncamento
 Analizzando meglio i risultati si è trovato che il vero
collo di bottiglia sono i moltiplicatori =>
inplementazione pipeline

14. Pipeline multiplier

15. Pipeline multiplier

16. Progettazione dell’equalizzatore

17. Risultati
 FPGA scelta : Virtex 7
 Frequenza di clock : 480 MHz
 Latenza : L+nbit+2
 Errore massimo: LSB dovuto ad errore di troncamento
 Frequenza ritenuta accettabile dato che si ritiene che la
stessa possa crescere ancora se il circuito viene
realizzato su ASIC

18. Strategia di decisione per modulazione
16 QAM
18
0 0 1
1
0
0
 I livelli dati dalla
conversione ADC
costituiscono i valori
che formano la
costellazione
 Migliori prestazioni
 Probabilità di errore
ridotta
 Utilizzo della codifica
Gray

19. Validazione
 Test bench con n=200000 campioni
 Percentuale di errore=1.6% dovuto all’ errore di
quantizzazione
19
Modello
matematico
Circuito
Decisore
stimoli
Report
Sono uguali?