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MIC:Knights Ferry 32 Larrabee
High-end XeonはAPIC ID (8 bits)の限界に近づく
x2APICの採用
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仮想化環境でのスケーラビリティ:
Pause Loop Exiting (PLE)
•SMPなゲストVMで、仮想CPUがロックを保持したままプリエ
ンプションする可能性 (Lock-holder Preemption)
–他の仮想CPUがスピンループ 無駄な時間 なくしたい
•スピンループをCPUが検出 VMExit (PLE)
別の仮想CPUをVMMがスケジューリング うれしいかも
2
Lock UnLock
vCPU0 Preempted
vCPU0
vCPU1 無駄なSpin Loop
Software and Services Group
はかってみた
Pause Loop Exitingの測定
3
Please WAIT for a
while..
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仮想化環境のセキュリティ:
Interrupt Remapping (IR)
•MSIなデバイスをパススルーした際に、物理割込みを
他ゲストに発生できてしまう
–通常は 0xFEExxxxxへのDWORD Writeで割込みを通知
•デバイスとゲストを紐付けるのがIR 割込みの隔離
4
NIC
VMM
VM1
Driver
VM2
DMA
Remapping 注意: IRは割込みをVMExitなしで直接
ゲストに伝える機能ではない
Interrupt Remapping Table Entry
Software and Services Group
Single-chip Cloud Computer (SCC)
5
L2$
256KB
Core
1
Core
2
MPB
16KB
Router
L2$
256KB
2コア/タイル × 24個
•大規模SMPでキャッシュコヒーレント(MESI/MESIF)の為の
トラフィック量が課題
•メッセージパッシングに特化したアーキテクチャを採用
–各コアでOSが稼働する
Private
Shared Mem.
MPB
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ソフトウェアによる
コヒーレント制御
(INVMB命令)

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  • 1. Software and Services Group 最近のコア数 1 セグメント コア数 ノート Xeon MP 160 Westmere-EX (Xeon E7) 10cores x 2 x 8socketsXeon MP 80 10cores x 2 x 4sockets Xeon DP 24 Westmere-EP (Xeon 56xx) 6cores x 2 x 2sockets Desktop/Laptop 8 Sandybridge (Core i7) 4cores x 2 Atom 4 Pineview (N570) 2cores x 2 SCC 48 2cores x 24tiles MIC:Knights Ferry 32 Larrabee High-end XeonはAPIC ID (8 bits)の限界に近づく x2APICの採用
  • 2. Software and Services Group 仮想化環境でのスケーラビリティ: Pause Loop Exiting (PLE) •SMPなゲストVMで、仮想CPUがロックを保持したままプリエ ンプションする可能性 (Lock-holder Preemption) –他の仮想CPUがスピンループ 無駄な時間 なくしたい •スピンループをCPUが検出 VMExit (PLE) 別の仮想CPUをVMMがスケジューリング うれしいかも 2 Lock UnLock vCPU0 Preempted vCPU0 vCPU1 無駄なSpin Loop
  • 3. Software and Services Group はかってみた Pause Loop Exitingの測定 3 Please WAIT for a while..
  • 4. Software and Services Group 仮想化環境のセキュリティ: Interrupt Remapping (IR) •MSIなデバイスをパススルーした際に、物理割込みを 他ゲストに発生できてしまう –通常は 0xFEExxxxxへのDWORD Writeで割込みを通知 •デバイスとゲストを紐付けるのがIR 割込みの隔離 4 NIC VMM VM1 Driver VM2 DMA Remapping 注意: IRは割込みをVMExitなしで直接 ゲストに伝える機能ではない Interrupt Remapping Table Entry
  • 5. Software and Services Group Single-chip Cloud Computer (SCC) 5 L2$ 256KB Core 1 Core 2 MPB 16KB Router L2$ 256KB 2コア/タイル × 24個 •大規模SMPでキャッシュコヒーレント(MESI/MESIF)の為の トラフィック量が課題 •メッセージパッシングに特化したアーキテクチャを採用 –各コアでOSが稼働する Private Shared Mem. MPB アドレス空間 高速なコア内スイッチ ソフトウェアによる コヒーレント制御 (INVMB命令)