2- Transporte em Nanoestruturas

1
Transporte em Nanoestruturas
Profa. Regiane Ragi

3
“Se alguma vez houve uma invenção seminal
que transformou não apenas nossa indústria,
mas nosso mundo como um todo, foi o primeiro
circuito integrado de Kilby”, disse Tom
Engibous, chairman da Texas Instruments, num
depoimento em 21 de junho de 2005.

4
1.1.1 O progresso tecnológico
Desde a introdução do circuito integrado no final dos anos de
1950, quando era apenas um chip com alguns transistores
Jack Kilby (Great Bend, Kansas, 8 de novembro de 1923 – Dallas, 20 de junho de 2005),
inventou o circuito integrado em 1958 trabalhando para a Texas Instruments.
Primeiro circuito integrado
https://maialigado.files.wordpress.com/2011/08/co1034.jpg
https://maialigado.files.wordpress.com/2011/08/jack-31.png

5
1.1.1 O progresso tecnológico
..., o número de transistores que podem ser colocados em um
único chip tem aproximadamente duplicado a cada dois anos.
http://computer-geek.com/wp-content/uploads/2015/12/moores.png

6
Processor Transistor count
Date of
introduction
Designer Process Area
TMS 1000 8,000 1971 Texas Instruments 8,000 nm
Intel 4004 2,300 1971 Intel 10,000 nm 12 mm²
Intel 8008 3,500 1972 Intel 10,000 nm 14 mm²
MOS Technology
6502
3,510[5] 1975 MOS Technology 8,000 nm 21 mm²
Motorola 6800 4,100 1974 Motorola 6,000 nm 16 mm²
Intel 8080 4,500 1974 Intel 6,000 nm 20 mm²
RCA 1802 5,000 1974 RCA 5,000 nm 27 mm²
Intel 8085 6,500 1976 Intel 3,000 nm 20 mm²
Zilog Z80 8,500 1976 Zilog 4,000 nm 18 mm²
Intel 8086 29,000 1978 Intel 3,000 nm 33 mm²
Intel 8088 29,000 1979 Intel 3,000 nm 33 mm²
WDC 65C02 11,500[6] 1981 WDC 3,000 nm 6 mm²
Intel 80186 55,000 1982 Intel 3,000 nm 60 mm²
Intel 80286 134,000 1982 Intel 1,500 nm 49 mm²
https://en.wikipedia.org/wiki/Transistor_count
LO primeiro processador da Intel de 1971

7
Date Name Developer
Max clock (first
version)
Word size
(bits)
Process Transistors
1970 MP944 Garrett AiResearch 375 kHz 20
Multi-
chip,[2] pMOS Enha
nced Mode
1971 4004 Intel 740 kHz 4 10 µm 2,250 pMOS
1972 PPS-25 Fairchild 400 kHz 4
Multi-
chip, pMOS[3][4]
1972 8008 Intel 500 kHz 8 10 μm 3,500 pMOS
1972 PPS-4 Rockwell 200 kHz 4 pMOS[5][6]
1973 μCOM 4 NEC 1 MHz 4 2,500 NMOS[7][8]
1973 IMP-16 National 715 kHz 16
Multi-
chip, pMOS[9][10]
1973 Mini-D Burroughs 1 MHz 8 pMOS[11]
Multi-
chip, pMOS[12]
1974 8080 Intel 2 MHz 8 6 μm 6,000 NMOS
1974 5065 Mostek 1.4 MHz 8 pMOS[13]
1974 TLCS-12 Toshiba 1 MHz 12 NMOS[12]
1974 CP1600 General Instrument 3.3 MHz 16 NMOS[14][15][16]
Multi-
chip, pMOS[12]
1974 4040 Intel 740 kHz 4 10 μm 3,000 pMOS
https://en.wikipedia.org/wiki/Microprocessor_chronology
L

8
Quad-core Itanium Tukwila 2,000,000,000[25] 2010 Intel 65 nm 699 mm²
Apple A8 (dual-core ARM64 "mobile SoC") 2,000,000,000 2014 Apple 20 nm 89 mm²
8-core POWER7+ 80 MB L3 cache 2,100,000,000 2012 IBM 32 nm 567 mm²
Six-core Core i7/8-core Xeon E5
(Sandy Bridge-E/EP)
2,270,000,000[26] 2011 Intel 32 nm 434 mm²
8-core Xeon Nehalem-EX 2,300,000,000[27] 2010 Intel 45 nm 684 mm²
8-core Core i7 Haswell-E 2,600,000,000[28] 2014 Intel 22 nm 355 mm²
10-core Xeon Westmere-EX 2,600,000,000 2011 Intel 32 nm 512 mm²
Six-core zEC12 2,750,000,000 2012 IBM 32 nm 597 mm²
Apple A8X (tri-core ARM64 "mobile SoC") 3,000,000,000[29] 2014 Apple 20 nm 128 mm²
8-core Itanium Poulson 3,100,000,000 2012 Intel 32 nm 544 mm²
IBM z13 3,990,000,000 2015 IBM 22 nm 678 mm²
12-core POWER8 4,200,000,000 2013 IBM 22 nm 650 mm²
15-core Xeon Ivy Bridge-EX 4,310,000,000[30] 2014 Intel 22 nm 541 mm²
61-core Xeon Phi 5,000,000,000[31] 2012 Intel 22 nm 350 mm²
Xbox One main SoC 5,000,000,000 2013
Microsoft/
AMD
28 nm 363 mm²
18-core Xeon Haswell-E5 5,560,000,000[32] 2014 Intel 22 nm 661 mm²
IBM z13 Storage Controller 7,100,000,000 2015 IBM 22 nm 678 mm²
SPARC M7 10,000,000,000[33] 2015 Oracle 20 nm
L

9
O fato de que mais funcionalidades podem ser colocadas em
um único chip quando há mais transistores, juntamente com o
fato de que o custo básico por chip
(em termos de U$/cm2)
mudou muito pouco de uma geração para a outra, até
recentemente, leva à conclusão de que, uma maior integração
leva a uma redução no custo básico por função, para a
computação de alto nível, quanto mais funções são colocadas
no chip.

10
É esse argumento de funcionalidade, que tem impulsionado a
redução dos dispositivos, apesar das complicadas relações de
escalonamento.

Nos primórdios da era dos computadores pessoais, em 1980, a
Hewlett-Packard produziu um microprocessador em um único
chip contendo aproximadamente 450.000 transistores em uma
área de 1 cm2.
11
http://www.oldcomputers.net/hp85.html

Este chip foi produzido com transistores, com um comprimento
nominal de porta de L = 1.25 μm e foi considerado na época um
avanço notável.
12
http://www.oldcomputers.net/hp85.html
Fonte Dreno
Gate
Substrato
tipo-n+
tipo-n+
L
Esquema resumido de um MOSFET de canal-n

13
https://en.wikipedia.org/wiki/HP_series_80
Na HP já se via a tendência all-in-one, desenvolvida em
1975 pela IBM em seu modelo 5100, reunindo num mesmo
gabinete a UCP, teclado alfanumérico, monitor monocromático
de CRT de 5", uma unidade de impressora térmica, uma unidade
de armazenamento em fita magnética, memória read/write,
tudo embutido, linguagem de programação BASIC e um sistema
operacional ROM em um pacote portátil.
UCP – Unidade Central de
Processamento

14http://www.hp.com/hpinfo/abouthp/histnfacts/museum/personalsystems/0029/0029threeqtr.html
HP-85 computador pessoal, 1980
O computador pessoal HP-85 era um
sistema totalmente auto-suficiente e
portátil, para o profissional com
conhecimentos básicos de computador.
Destinava-se ao mercado técnico-
científico, era baseado em um
microprocessador de 8 bits, e tinha 32K
de ROM e 16K de RAM.
CRT: tubo de raios catódicos

15
De lá pra cá as coisas evoluíram bastante...

16
Com mais ênfase em
tudo-em-um ou All-in-one

17
Vivemos numa sociedade sedenta por
Comodidade & Entretenimento

18
Claramente, a fabricação de circuitos integrados na
atualidade é realmente uma tecnologia em
nanoescala.

19
(Sandy Bridge-E/EP)
2,270,000,000[26] 2011 Intel 32 nm 434 mm²
IBM z13 3,990,000,000 2015 IBM 22 nm 678 mm²
Xbox One main SoC 5,000,000,000 2013
Microsoft/
AMD
28 nm 363 mm²
SPARC M7 10,000,000,000[33] 2015 Oracle 20 nm
L

20
A partir de 2015, o maior número de transistores
em um processador comercialmente disponível, o
Intel 18-core Xeon Haswell-EP, tem mais de 5,5
bilhões de transistores.

21
Este número se aproxima do número de estrelas
da Via-Láctea, em torno de 250 bilhões.

22
Por causa da barreira da dissipação de calor, a
velocidade de clock dos microprocessadores já
atingiu um valor máximo permitido pela
tecnologia vigente.

23
Em vez de implementar sistemas de
refrigeração muito caros e pouco práticos, os
fabricantes se voltaram para a computação
paralela na forma de
processadores multi-core.

24
Ao longo da década, o número de transistores
aumentou em cerca de uma ordem de
grandeza, uma tendência que vinha mantendo
desde as décadas anteriores.
E o tamanho da tecnologia de processamento
diminuiu cerca de quatro vezes, de L = 180 nm
para L = 45 nm.

25
Intel 80486 1,180,235 1989 Intel 1000 nm 173 mm²
ARM 3 300,000 1989 Acorn
R4000 1,350,000 1991 MIPS 1,000 nm 213 mm²
ARM 6 35,000 1991 ARM
Pentium 3,100,000 1993 Intel 800 nm 294 mm²
ARM700 578,977[14] 1994 ARM 68.51 mm²
SA-110 2,500,000[7] 1995 Acorn/DEC/Apple 350 nm 50 mm²
ARM 9TDMI 111,000[7] 1999 Acorn 350 nm 4.8 mm²
Pentium Pro 5,500,000[15] 1995 Intel 500 nm 307 mm²
AMD K5 4,300,000 1996 AMD 500 nm 251 mm²
Pentium II Klamath 7,500,000 1997 Intel 350 nm 195 mm²
Pentium II Deschutes 7,500,000 1998 Intel 250 nm 113 mm²
AMD K6 8,800,000 1997 AMD 350 nm 162 mm²
Pentium III Katmai 9,500,000 1999 Intel 250 nm 128 mm²
Pentium III Coppermine 21,000,000 2000 Intel 180 nm 80 mm²
Pentium II Mobile Dixon 27,400,000 1999 Intel 180 nm 180 mm²
Pentium III Tualatin 45,000,000 2001 Intel 130 nm 81 mm²
AMD K6-III 21,300,000 1999 AMD 250 nm 118 mm²
AMD K7 22,000,000 1999 AMD 250 nm 184 mm²
Pentium 4 Willamette 42,000,000 2000 Intel 180 nm 217 mm²
Pentium 4 Northwood 55,000,000 2002 Intel 130 nm 145 mm²
Pentium 4 Prescott 112,000,000 2004 Intel 90 nm 110 mm²
Pentium 4 Prescott-2M 169,000,000 2005 Intel 90 nm 143 mm²

26
(Sandy Bridge-E/EP)
2,270,000,000[26] 2011 Intel 32 nm 434 mm²
IBM z13 3,990,000,000 2015 IBM 22 nm 678 mm²
Xbox One main SoC 5,000,000,000 2013
Microsoft/
AMD
28 nm 363 mm²
SPARC M7 10,000,000,000[33] 2015 Oracle 20 nm
L

27
Para um dispositivo de Si de comprimento de porta de
25 nm, o número de átomos abrangendo o canal é da
ordem de 100 átomos ou menos.
L = 25 nm
≈ 100 átomos
Átomos individuais são medidos em picometros
– cerca de 100 à 500 – ou 0.1 nm à 0.5 nm.
Ordem de
grandeza
apenas

28
Consequentemente, alguém pode razoavelmente
perguntar, até que tamanho um dispositivo eletrônico
individual pode ser reduzido, e se nós
compreendemos os princípios físicos que governarão
o comportamento desses dispositivos à medida que
nos aproximamos deste tamanho limite.

29
Em 1972, Bruce Hoeneisen Frost e
Carver Mead discutiram o tamanho
mínimo esperado para uma simples
porta de MOS, bem como para
dispositivos bipolares, bem mais usuais
na época.
https://www.usfq.edu.ec/programas_academicos/colegios/politecnico/Paginas/Profesores.aspx
http://www.sigma-sd.com/SD15/inside.html

30http://www.sciencedirect.com/science/article/pii/0038110172901037

31
Abstract
The physical phenomena which will ultimately limit MOS circuit
miniaturization are considered. It is found that the minimum MOS
transistor size is determined by gate oxide breakdown and drain-
source punch-through. Other factors which limit device size are drain-
substrate breakdown, drain ‘corner’ breakdown and substrate doping
fluctuations. However these limitations are less severe than the oxide
breakdown limitation mentioned above. Power dissipation and metal
migration limit the frequency and/or packing density of fully dynamic
and of complementary MOS circuits. In static non-complementary
circuits, power dissipation is the principal limitation of the number of
circuit functions per chip. The channel length of a minimum size MOS
transistor is a factor of 10 smaller than that of the smallest present day
devices. The tolerances required to manufacture such a transistor are
compatible with electron beam masking techniques. It is thus possible
to envision fully dynamic silicon chips with up to 107–108 MOS
transistors per cm2.

32
Abstract
Os fenômenos físicos que acabarão limitando a
miniaturização do circuito MOS são considerados.
Foi encontrado que o tamanho mínimo do transistor
MOS é determinado pelo breakdownou ruptura do
óxido de gate e pelo punch-throughou a perfuração
fonte-dreno.
Outros fatores que limitam o tamanho do dispositivo são
a ruptura do dreno-substrato, drain-corner breakdown e
flutuações de dopagem no substrato.

33
No entanto, estas limitações são menos severas do que
a limitação de ruptura do óxido mencionado acima.
Dissipação de energia e metal migration limitam a
frequência e / ou densidade de empacotamento de
totalmente dinâmico e de circuitos MOS
complementares.
Em circuitos não-complementares estáticos, a
dissipação de energia é a principal limitação no
número de funções de circuito por chip.

34
O comprimento do canal de um transistor MOS de
tamanho mínimo é um fator de 10 menor do que o
dos menores dispositivos até essa data. (1972)
As tolerâncias necessárias para fabricar tais
transistores são compatíveis com as técnicas de
máscara de feixe de elétrons.
É assim possível prever chips de silício totalmente
dinâmicos com até 107-108 transistores MOS por cm2.
... Fim do Abstract.

35
http://www.sciencedirect.com/science/article/pii/0038110172900263

36
http://ac.els-cdn.com/0038110172900263/1-s2.0-0038110172900263-main.pdf?_tid=e9c479be-5ef0-11e6-81af-
00000aab0f02&acdnat=1470830128_14e5959ed36b36411b89f1d9e395744b
Estes dois artigos marcaram
época, e criaram raízes profundas
na microeletrônica, e faziam parte
da Dissertação de Bruce.

37
Então, efeitos tais como:
• ruptura do óxido(breakdown),
• perfuração no MOS (punch-through),
• ionização por impacto no canal,
e assim por diante foram os principais candidatos a
processos que limitariam a redução de escala dos
dispositivos.

38
Anos mais tarde, Mead reconsiderou o limite proposto
em termos das mais recentes tecnologias que surgiram
desde o trabalho seu anterior, concluindo que alguém
poderia facilmente reduzir o tamanho do transistor até
um comprimento de porta de 30 nm, desde que a
teoria de transporte macroscópica vigente continuasse
a valer.

40
indústria de semicondutores vêm
enfrentando para evitar que uma
grande catástrofe, ou como dito em
inglês, uma parede de tijolos
vermelha (Red Brick Wall) impeça
que não haja mais nenhum avanço
tecnológico, à medida que o
processo de miniaturização desafia
a Lei de Moore.
http://www.resumosetrabalhos.com.br/000017714.png
O ITRS - International Technology Roadmap for
Semiconductors é uma organização mundial que vem
atuando no sentido de prever soluções num horizonte
de 15 anos, para todo o tipo de problema que a

http://hewo.xedoloh.com/2011/10/processor-basics/
Limite da tecnologia CMOS é 5 nm
Átomos individuais são medidos em picometros –
cerca de 100 à 500 – ou 0.1nm à 0.5 nm.
Transistores individuais precisam pelo menos de
10 átomos para funcionar.
10 x 0.5 nm = 5 nm é o tamanho mínimo necessário
para um transistor funcionar.
41

http://hewo.xedoloh.com/2011/10/processor-basics/
Limite da tecnologia CMOS é 5 nm
Aperfeiçoamentos adicionais requerem uma nova
classe de dispositivos de computação
Conclusão: Sem aperfeiçoamento fundamental em
projetos de circuitos, não seremos capazes de escalonar
transistores menores do que 5 nm.
42

http://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=979586
43
Laboratórios de dispositivos de MOSFETs com
comprimento de porta da ordem de nanômetros, foram
reportados em 2001 pela IBM,

44
Quanto pela Intel em 2003. Ambas apresentaram
excelentes curvas características I-V.
http://ieeexplore.ieee.org/xpl/login.jsp?tp=&arnumber=1226901&url=http%3A%2F%2Fieeexplore.ieee.org%2Fiel5%2F8693%2F275
36%2F01226901.pdf%3Farnumber%3D1226901
Electron Devices Meeting, 2001. IEDM '01. Technical Digest. International

45http://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=979587

46
E também...
Electron Devices Meeting, 2002. IEDM'02. International, 251-254
http://pub.eecs.wsu.edu/~osman/EE597/FINFET/finfet4.pdf

47
Uma questão muito pertinente que surge, devido ao
rápido desenvolvimento da tecnologia de redução de
escala de dispositivos rumo a tamanhos característicos
da ordem 1 nm, é se a nossa compreensão física dos
dispositivos e do seu funcionamento pode ser
extrapolado para dimensões menores, em escalas de
tempo e de espaço muito pequenas, sem prejudicar a
física básica do transporte macroscópico ...

48
Ou, será que os princípios fundamentais da eletrônica
quântica impedem uma redução de escala sobre os
conceitos semi-clássicos básicos em que esta
compreensão macroscópica está baseada?

49
As primeiras considerações a esta questão foram
apresentadas em 1980 num trabalho de J.R. Barker and
D.K. Ferry.

50

http://www.dtic.mil/dtic/tr/fulltext/u2/a280182.pdf

52
Se o transporte puder ser caracterizado como balístico,
ou seja, se os portadores sofrem pouco ou nenhum
espalhamento, enquanto atravessam o canal, espera-se
que efeitos quânticos desempenhem um papel muito
significativo.

53
Transporte Balístico, e, por conseguinte, coerente e sem
espalhamento, já tinha sido observado na região da base
de um transistor de elétrons quentes (“hot electron
transistor”) de GaAs / AlGaAs.

54
A partir disso, calcula-se que o caminho livre médio
inelástico para elétrons em GaAs pode ser 0.12 μm à
temperatura ambiente.
0.12 μm = 0.12x103 nm = 120 nm
1μm = 10-6 m = 10-6 (109 nm)
1μm = 103 nm
0.1 μm = 0.10x103 nm = 100 nm

55
Resultados de simulações em Si indicam que à temperatura
ambiente, o caminho livre médio balístico pode ser muito menor,
apenas alguns nanômetros, o que pode em parte explicar o
sucesso no escalonamento dos MOSFETs.
http://transport.ece.illinois.edu/pubs/JApplPhys_98_094303-2005.pdf

56
O caminho livre médio inelástico é da ordem do
comprimento de relaxação de energia
le = ντe,
onde τe é o tempo de relaxação da energia e v é uma
velocidade característica, que muitas vezes pode ser a
velocidade de Fermi em um sistema degenerado.

57
Já que a fase provavelmente permanece coerente sobre
estas distâncias, é muito natural esperar que efeitos de
interferência de fase apareçam no transporte, e
também, que a maior parte das hipóteses inerentes a
descrição de Boltzmann sejam violadas.

58
Um pequeno dispositivo irá então refletir os detalhes
particulares da distribuição de impurezas no
dispositivo em particular, e variações macroscópicas
poderão então ser esperadas de um dispositivo para
outro.

59
Estes efeitos são, evidentemente, bem conhecidos no
mundo dos dispositivos mesoscópicos.

60
Assim, o estudo de dispositivos mesoscópicos, mesmo
a muito baixas temperaturas, proporciona uma visão
interessante de efeitos que pode muito bem ser
esperados ocorrer em dispositivos no futuro.

61
Considere, como exemplo, um MOSFET simples com um
comprimento de porta de 50 nm e uma largura de porta
100 nm. 100 nm
50nm
Substrato
Fonte Dreno
GATE
L- comprimento de porta

62
Se o número de portadores do canal é 2.1012 cm2,
existem apenas cerca de 100 elétrons em média, no
canal aberto. 100 nm
50nm
Substrato
Fonte Dreno
GATE
L- comprimento de porta
50 nm = 5x10-6 cm
100 nm = 1x10-5 cm
Portanto,
temos um canal de
área = 50 nm x 100nm
= 5x10-6 cm x 1x10-5cm
Áreacanal = 5 x 10-11 cm2
Concentração de
portadores
2x1012 1 cm2
necanal  5 x 10-11 cm2
Número de elétrons no
canal :
necanal = 100 elétrons

63
Se houver uma variação numa única impureza, a
variação na condutância não será nem de 1%, mas será
governada pela maneira com que a interferência de
fase dos portadores é afetada por esta flutuação.

64
Este efeito é tradicionalmente considerado como sendo
da ordem de e2/h, o que leva a uma flutuação na
condutância de cerca de 40 μS.

65
Se o nosso dispositivo exibisse condutância de 1 S/mm
(de largura de porta), a condutância absoluta só seria
de 100 μS, de modo que a flutuação é da ordem de
40% da condutância real.

66
Esta é uma flutuação muito significativa, decorrente da
ausência da média do conjunto do número limitado de
portadores no dispositivo.

67
Na verdade, isto pode muito bem ser um mecanismo
limitador para a redução de escala de tamanhos de
transistores individuais, ao se tentar fazer arquiteturas de
circuitos que envolvam centenas de milhões de
transistores que tenham que trabalhar dentro de uma
faixa de tolerância relativamente estreita, necessitando
de tipos de projetos de tolerância de falhas inteiramente
novos para acomodar estas flutuações.

68
Existe alguma ambiguidade aqui, porque o tempo de
relaxamento de energia é geralmente definido como
uma taxa de decaimento inverso efetiva (effective
inverse decay rate) para a energia média dos elétrons
ou temperatura.

69
A definição aqui fala de um livre caminho médio para
a energia de relaxação, que não é exatamente a
mesma coisa.

70
Isto é complicado pelo fato de que, em sistemas
mesoscópicos, se realmente fala sobre um tempo de
quebra fase (phase-breaking time), que se entende
referir-se ao tempo médio para a relaxação da fase
coerente de uma única-partícula do portador de carga.

71
Mais uma vez, esta é uma definição ligeiramente
diferente.

72
Esta ambiguidade existe em toda a literatura, e
embora provavelmente vamos ter que nos render a ela
constantemente, o leitor deve reconhecer estas
diferenças sutis.

73
Referências
http://www.pcworld.com/article/3050466/hardware/eat-your-heart-out-quad-
cores-intel-just-dropped-a-22-core-cpu-on-us-boom.html
http://misteriosdomundo.org/curiosidades-via-lactea/
http://img.global.news.samsung.com/global/wp-
content/uploads/2015/04/SUHDTv_Inside_Title-Image.jpg
http://www.telesintese.com.br/wp-content/uploads/2016/03/mobile-celular-tablet-
app-aparelhos-655x420.jpg
http://www.canalnoite.com.br/cajazeiras/images/stories/celular.jpg
http://www.oexplorador.com.br/exp/wp-content/uploads/imagens-
old/ft_imagem_33211_8277_15072013.jpg

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Siliceno: transistor de silício com um átomo de espessura
http://www.inovacaotecnologica.com.br/noticias/noticia.php?artigo=siliceno-transistor-silicio-atomo&id=010110150204#.V72e-_krKUk

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