CONVERSOR ANALÓGICO/DIGITAL COM SAMPLE AND HOLD

1. PONTIFÍCIA UNIVERSIDADE CATÓLICA DE MINAS GERAIS
IPUC – INSTITUTO POLITÉCNICO
DEPARTAMENTO DE COMPETÊNCIA DE CIRCUITOS ELÉTRICOS E SISTEMA
ANALÓGICOS
CONVERSOR ANALÓGICO/DIGITAL COM SAMPLE AND HOLD
Ciro Marcus Monteiro Campos
BELO HORIZONTE
2007

2. CONVERSOR ANALÓGICO/DIGITAL COM SAMPLE AND HOLD
Relatório técnico apresentado a disciplina
Sistemas Analógicos VII do Departamento
de Competência de Circuitos Elétricos e
Sistemas Analógicos.
Orientador: Fernando Villamarim
BELO HORIZONTE 18 DE MAIO DE 2007
2

3. SUMÁRIO
1 INTRODUÇÃO.............................................................................................................. 3
2 DIAGRAMA EM BLOCOS DO PROJETO .................................................................. 4
2.1 Sample and Hold ....................................................................................................... 4
2.2 Gerador de clock ....................................................................................................... 5
2.3 Circuito inversor ......................................................................................................... 6
2.4 Conversor A/D ........................................................................................................... 7
3 MEMÓRIA DE CÁLCULOS ....................................................................................... 16
3.1 Cálculo dos componentes do LM555 ...................................................................... 16
3.2 Cálculo dos componentes do LF398 ....................................................................... 18
4 DIAGRAMA ESQUEMÁTICO .................................................................................... 19
5 RELATÓRIO DE TESTES ......................................................................................... 20
5.1 Teste do Sample and Hold – LF398 ........................................................................ 20
5.2 Teste do Gerador de clock - LM555......................................................................... 22
5.3 Teste do Circuito ADC0804 ..................................................................................... 23
6 LISTA DE COMPONENTES ...................................................................................... 24
REFERÊNCIAS ............................................................................................................. 25
ANEXOS ....................................................................................................................... 26
3

4. 1 INTRODUÇÃO
Este projeto tem como objetivo fazer com que o aluno aprenda a projetar, simular
e construir um conversor analógico/digital utilizando Sample and Hold. Ao final
deste projeto o aluno deve ter em mãos um aparelho capaz de converter um
sinal analógico em um sinal digital de 8 bits proporcional ao sinal analógico de
entrada.
O funcionamento do conversor é simples. Primeiro o sample and hold faz uma
amostra do sinal analógico, segurando, mantendo o valor de tensão analógica
constante por um determinado período de tempo até que conversor possa fazer
a conversão. Após essa etapa, o conversor faz uma amostra do sinal analógico
que está na saída do sample and hold e em seguida ele gera um sinal de 8 bits
proporcional a esse sinal analógico.
Para testar o projeto, foram utilizados 8 leds na saída do conversor
analógico/digital. Esses leds mostravam o valor binário correspondente ao sinal
analógico de entrada.
4

5. 2 DIAGRAMA EM BLOCOS DO PROJETO
Como é mostrado no diagrama em blocos, o sinal analógico entra no Sample and
Hold e é convertido pelo ADC em um sinal digital de 8 bits. A seguir será
explicado qual a função de cada bloco.
I. SAMPLE AND HOLD: Dependendo da freqüência do sinal de entrada, o
conversor analógico/digital (ADC) pode não ser capaz de fazer a amostragem
desse sinal. Se a freqüência do sinal for muito alta, o sinal vai variar antes
mesmo do ADC fazer a amostragem. Por isso é que é utilizado o Sample and
Hold. O Sample and Hold faz uma amostra do sinal de entrada, gera um sinal
constante com o mesmo valor da entrada e espera o ADC fazer a conversão
possibilitando a conversão de sinais de maiores freqüências. O Sample and Hold
utilizado foi o CI LF398 da National.
Na figura 2 é mostrado um exemplo de curva de um Sample and Hold para ficar
mais fácil o entendimento de como ele funciona.
5
GERADOR
DE
CLOCK
CIRCUITO
INVERSOR
SAMPLE
ADN
HOLD
CONVERSOR
A/D
Entrada
sinal
analógico
Saída
8 bits
Fig. 1. Diagrama em blocos

6. Na figura, a senoide é a entrada e a outra onda é a saída.
II. GERADOR DE CLOCK: O gerador de clock é um circuito que vai gerar um sinal
de onda do tipo quadrada, com uma freqüência de 8KHz e com duty cycle de
88%, ou seja, vai gerar uma onda com um tempo em nível lógico alto de 110µs e
tempo em nível lógico baixo de 15µs, como mostrado no gráfico da figura 3.
Para gerar esse sinal, foi utilizado o CI LM555 da National.
6
Fig. 2. Forma de onda de um Sample and Hold

7. III. CIRCUITO INVERSOR: O circuito inversor vai inverter o sinal do clock e mandar
esse sinal invertido para o Sample and Hold. Isso é necessário porque no
Sample and Hold utilizado(LF398) o tempo de sample(amostra) é o de nível
lógico alto e o de hold(segura), tempo que ele mantém o sinal constante para
que o ADC converta o sinal, é o de nível lógico baixo, como mostrado na figura
4.
7
Fig. 3. Sinal de clock gerado pelo LM555 com freqüência de 8Khz
Fig. 4. Sample and Hold

8. Como é necessário que ele mantenha o sinal de saída por tempo para que o
ADC faça a conversão e como o sinal de clock tem um tempo em nível lógico alto
maior do que em nível lógico baixo, é necessário inverter o sinal de clock para
entrar com ele no Sample and Hold. Dessa forma, o saída do circuito inversor é
mostrada no gráfico da figura 5. O circuito inversor utilizado foi o DM74LS04 da
FAIRCHILD.
IV. CONVERSOR A/D: O conversor analógico/digital utilizado foi o ADC0804 da
National.
O conversor Analógico/Digital é a peça mais importante do circuito. É ele quem
converte os dados analógicos em digitais, é claro que sem o auxilio dos outros
circuitos ele não seria capaz ou não faria a conversão com a precisão
8
Fig 5. Saída do circuito inversor

9. necessária. O sinal de clock que entra no ADC é o sinal que sai do circuito
gerador de clock (LM555) sem passar pelo inversor e o sinal analógico que entra
no ADC é o sinal de saída do Sample and Hold. Cada pulso de saída do Sample
and Hold, como aqueles que foram mostrados na figura 2, é convertido em sinal
digital e binário que nesse caso é de 8 bits.
Como o ADC não trabalha com valores negativos de tensão, é necessário dar
um off-set no sinal antes do sample and hold e ajustar a tensão de referência do
ADC.
Esse off-set pode ser pode ser ajustado como mostra o circuito da figura 6.
Na figura, é mostrada uma fonte de tensão contínua de 5V e dois resistores
iguais, pelo fato dos resistores serem iguais, a tensão em cada um deles será
igual e metade da tensão da fonte de 5V, ou seja, onde o sinal analógico está
passando tem uma tensão contínua de 2,5V. Dessa forma, ao sinal analógico
será dado um off-set de 2,5V o que vai impedir que o conversor receba um sinal
9
Fig. 6. Ajuste de off-set

10. negativo já que o sinal analógico de entrada varia de –2,5V a 2,5V. Com essa
mudança, é necessário mudar também a referência do conversor.
A referência para a conversão, agora, é de 2,5V, ou seja, O sinal de 2,5V é
exatamente o meio da escala. Quando a tensão de entrada do ADC for de 0V
(mínimo), o sinal de saída será 8 bits 0 (zero) e quando o sinal de entrada for
+5V (máximo), o sinal de saída do ADC será 8 bits 1 (um).
Como o conversor é de 8 bits, serão possíveis 28
combinações possíveis para a
saída do ADC.
28
= 256 combinações
Um outro parâmetro importante que leva em conta o número de bits do ADC é a
resolução. A resolução de um conversor, é a razão entre o máximo valor que ele
pode converter e o numero de combinações possíveis de saída.
Onde:
Vmax = 5V
Número de combinações = 256
Logo:
Resolução = 19,7mV
ou seja, os dados só serão mostrados a cada 19,7mV, qualquer valor de tensão
convertido que esteja entre um valor mostrado na saída e um outro valor múltiplo
10
5
resolução=
256
max
resolução=
numero de combinações
V

11. de 19,7mV ou será mostrado como o próximo valor acima dele múltiplo de
19,7mV ou como o valor que já está na saída.
Por exemplo: Supondo que a saída do ADC está mostrando um sinal de 8 bits
que corresponde ao valor de 19,7mV. Se o valor de tensão for aumentado,
quando a tensão chegar a 29,55mV , a saída do ADC
poderá ser um sinal de 8 bits correspondente a 19,7mV ou 39,4mV (2*19,7mV).
Esse é o erro máximo que vai ocorrer:
Erromax=9,85mV
A tabela a seguir é uma tabela que contém todos os valores possíveis de
combinação na saída e os seus valores correspondentes.
TABELA 1
CÓDIGOS BINÁRIOS
Saída (código binário) Entrada (sinal analógico)
0 – 00000000 00.00
1 – 00000001 19.53
2 – 00000010 39.06
3 – 00000011 58.59
4 – 00000100 78.12
5 – 00000101 97.65
6 – 00000110 117.18
7 – 00000111 136.71
8 – 00001000 156.24
9 – 00001001 175.77
10 – 00001010 195.30
11 – 00001011 214.83
12 – 00001100 234.36
13 – 00001101 253.89
14 – 00001110 273.42
15 – 00001111 292.95
16 - 00010000 312.48
11
19,7mV
(19,7mV+ )
2
max
resolução
erro =
2

12. 17 - 00010001 332.01
18 - 00010010 351.54
19 - 00010011 371.07
20 - 00010100 390.60
21 - 00010101 410.13
22 - 00010110 429.66
23 - 00010111 449.19
24 - 00011000 468.72
25 - 00011001 488.25
26 - 00011010 507.78
27 - 00011011 527.31
28 - 00011100 546.84
29 - 00011101 566.37
30 - 00011110 585.90
31 - 00011111 605.43
32 - 00100000 624.96
33 - 00100001 644.49
34 - 00100010 664.02
35 - 00100011 683.55
36 - 00100100 703.08
37 - 00100101 722.61
38 - 00100110 742.14
39 - 00100111 761.67
40 - 00101000 781.20
41 - 00101001 800.73
42 - 00101010 820.26
43 - 00101011 839.79
44 - 00101100 859.32
45 - 00101101 878.85
46 - 00101110 898.38
47 - 00101111 917.91
48 - 00110000 937.44
49 - 00110001 956.97
50 - 00110010 976.50
51 - 00110011 996.03
52 - 00110100 1015.56
53 - 00110101 1035.09
54 - 00110110 1054.62
55 - 00110111 1072.15
56 - 00111000 1093.68
57 - 00111001 1113.21
58 - 00111010 1132.74
59 - 00111011 1152.27
60 - 00111100 1171.80
61 - 00111101 1191.33
62 - 00111110 1210.86
63 - 00111111 1230.39
12

13. 64 - 01000000 1249.92
65 - 01000001 1269.45
66 - 01000010 1288.98
67 - 01000011 1308.51
68 - 01000100 1328.04
69 - 01000101 1347.57
70 - 01000110 1367.10
71 - 01000111 1386.63
72 - 01001000 1406.16
73 - 01001001 1425.69
74 - 01001010 1445.22
75 - 01001011 1464.75
76 - 01001100 1484.28
77 - 01001101 1503.81
78 - 01001110 1523.34
79 - 01001111 1542.87
80 - 01010000 1562.40
81 - 01010001 1581.93
82 - 01010010 1601.46
83 - 01010011 1620.99
84 - 01010100 1640.52
85 - 01010101 1660.05
86 - 01010110 1679.58
87 - 01010111 1699.11
88 - 01011000 1718.64
89 - 01011001 1738.17
90 - 01011010 1757.70
91 - 01011011 1777.23
92 - 01011100 1796.76
93 - 01011101 1816.29
94 - 01011110 1835.82
95 - 01011111 1855.35
96 - 01100000 1874.88
97 - 01100001 1894.41
98 - 01100010 1913.94
99 - 01100011 1933.47
100 - 01100100 1953.00
101 - 01100101 1973.53
102 - 01100110 1992.06
103 - 01100111 2011.59
104 - 01101000 2031.12
105 - 01101001 2050.65
106 - 01101010 2070.18
107 - 01101011 2089.71
108 - 01101100 2109.24
109 - 01101101 2128.77
110 - 01101110 2148.30
13

14. 111 - 01101111 2167.83
112 - 01110000 2187.36
113 - 01110001 2206.89
114 - 01110010 2226.42
115 - 01110011 2245.95
116 - 01110100 2245.95
117 - 01110101 2285.01
118 - 01110110 2304.54
119 - 01110111 2324.07
120 - 01111000 2343.60
121 - 01111001 2363.13
122 - 01111010 2382.66
123 - 01111011 2402.19
124 - 01111100 2421.72
125 - 01111101 2441.25
126 - 01111110 2460.78
127 - 01111111 2480.31
128 - 10000000 2499.84
129 - 10000001 2519.37
130 - 10000010 2538.90
131 - 10000011 2558.43
132 - 10000100 2577.96
133 - 10000101 2597.49
134 - 10000110 2617.02
135 - 10000111 2636.55
136 - 10001000 2656.08
137 - 10001001 2675.61
138 - 10001010 2695.14
139 - 10001011 2714.67
140 - 10001100 2734.20
141 - 10001101 2753.72
142 - 10001110 2773.26
143 - 10001111 2792.79
144 - 10010000 2812.32
145 - 10010001 2831.85
146 - 10010010 2851.38
147 - 10010011 2870.91
148 - 10010100 2890.44
149 - 10010101 2909.97
150 - 10010110 2929.5
151 - 10010111 2949.03
152 - 10011000 2968.56
153 - 10011001 2988.09
154 - 10011010 3007.62
155 - 10011011 3027.15
156 - 10011100 3046.68
157 - 10011101 3066.21
14

15. 158 - 10011110 3085.74
159 - 10011111 3105.27
160 - 10100000 3124.80
161 - 10100001 3144.33
162 - 10100010 3163.86
163 - 10100011 3183.39
164 - 10100100 3202.92
165 - 10100101 3233.45
166 - 10100110 3441.98
167 - 10100111 3261.51
168 - 10101000 3281.04
169 - 10101001 3300.57
170 - 10101010 3320.10
171 - 10101011 3339.63
172 - 10101100 3359.16
173 - 10101101 3378.69
174 - 10101110 3398.22
175 - 10101111 3417.75
176 - 10110000 3437.28
177 - 10110001 3456.81
178 - 10110010 3476.34
179 - 10110011 3495.87
180 - 10110100 3515.40
181 - 10110101 3534.93
182 - 10110110 3554.46
183 - 10110111 3573.99
184 - 10111000 3593.52
185 - 10111001 3613.05
186 - 10111010 3632.58
187 - 10111011 3652.11
188 - 10111100 3671.64
189 - 10111101 3691.17
190 - 10111110 3710.70
191 - 10111111 3730.23
192 - 11000000 3749.76
193 - 11000001 3769.29
194 - 11000010 3788.82
195 - 11000011 3808.35
196 - 11000100 3827.88
197 - 11000101 3847.41
198 - 11000110 3866.94
199 - 11000111 3886.47
200 - 11001000 3906.00
201 - 11001001 3925.53
202 - 11001010 3945.06
203 - 11001011 3964.59
204 - 11001100 3984.12
15

16. 205 - 11001101 4003.65
206 - 11001110 4023.18
207 - 11001111 4042.71
208 - 11010000 4062.24
209 - 11010001 4081.77
210 - 11010010 4101.30
211 - 11010011 4120.83
212 - 11010100 4140.36
213 - 11010101 4159.89
214 - 11010110 4179.42
215 - 11010111 4198.95
216 - 11011000 4218.48
217 - 11011001 4238.01
218 - 11011010 4257.54
219 - 11011011 4277.07
220 - 11011100 4296.60
221 - 11011101 4316.13
222 - 11011110 4335.66
223 - 11011111 4355.19
224 - 11100000 4374.72
225 - 11100001 4394.25
226 - 11100010 4413.78
227 - 11100011 4433.31
228 - 11100100 4452.84
229 - 11100101 4472.37
230 - 11100110 4491.90
231 - 11100111 4511.43
232 - 11101000 4530.96
233 - 11101001 4550.49
234 - 11101010 4570.02
235 - 11101011 4589.55
236 - 11101100 4609.08
237 - 11101101 4628.61
238 - 11101110 4648.14
239 - 11101111 4667.67
240 - 11110000 4687.20
241 - 11110001 4706.73
242 - 11110010 4726.26
243 - 11110011 4745.79
244 - 11110100 4765.32
245 - 11110101 4784.85
246 - 11110110 4804.38
247 - 11110111 4823.91
248 - 11111000 4843.44
249 - 11111001 4862.97
250 - 11111010 4882.50
251 - 11111011 4902.03
16

17. 252 - 11111100 4921.56
253 - 11111101 4941.09
254 - 11111110 4960.62
255 - 11111111 4980.15
3 MEMÓRIA DE CÁLCULOS
A etapa de cálculos foi dividida em duas partes. Uma com os cálculos dos
componentes do LM555 e outra com o cálculo dos componentes do LF398.
I. Cálculo dos componentes do LM555
O esquema de ligação do LM555 é mostrado na figura 7 e os componentes a
serem calculados são os resistores Ra e Rb. A escolha do capacitor C fica a
critério do projetista.
Os componentes do LM555 são calculados de acordo com o tempo em nível
lógico alto (tH) e o tempo em nível lógico baixo (tL) do sinal gerado. Nesse projeto:
tH = 110µs
tL = 15µs
foi orientado utilizar um capacitor de c=1nF
17
Fig. 7. Esquema de ligação do LM555

18. De acordo com o data sheet do LM555 da National, as fórmulas para cálculo das
resistências que vão fazer parte do circuito mostrado na figura 6 são:
Como esses resistores devem Ter exatamente os valores calculados, é
necessário utilizar potenciômetro e ajustar os potenciômetros nos valores
calculados.
I. Cálculo dos componentes do LF398
No esquema de montagem do LF398, tem apenas um capacitor para calcular, o
HOLD CAPACITOR (Ch) como é mostrado na figura 4.
Olhando o diagrama funcional do LF398, mostrado na figura 8, pode-se perceber
que o capacitor vai ser colocado em série com um resistor que vale 300Ω.
18
b
b
b
b
L
L
L
-6
-9
t =0,693*(R )*C
t
R = substituindo os valores de t C
0,693*C
15*10
R =
0,693*1*10
R =21,65KΩ
a b
b
a b
a
b
H
H
H ,
-6 -9 3
-9
t =0,693*(R +R )*C
t -(0,693*C*R )
R = substituindo os valores de t C e R
0,693*C
110*10 -(0,693*1*10 *21,65*10
R =
0,693*1*10
R =137,08KΩ

19. Portanto para fazer o cálculo de do valor desse capacitor, utiliza-se a seguinte
fórmula:
Onde τ = tempo de descarga do capacitor, o tempo de hold, ou seja, é o tempo
que o clock do LF398 que é o clock do LM555 invertido, vai ficar em nível lógico
baixo que é de 110µs.
Logo:
Os outros componentes do projeto já estão indicados nos data sheets ou já
foram recomendados pelo orientador.
4 DIAGRAMA ESQUEMÁTICO
19
Fig. 8. Diagrama Funcional do LF398
h
h
=5*RC
C =
5*R
τ
τ
-6
h
h
110*10
C =
5*300
C =73,3nF

20. 5 RELATÓRIO DE TESTES
Os testes foram separados em 3 etapas, teste do LM555, teste do LF398 e teste
do ADC0804.
I. Teste do Sample and Hold – LF398
O teste do Sample and Hold foi feito observando as formas de onda de saída e
entrada do LF398, através do osciloscópio e verificando o número de amostras
por ciclo para diferentes freqüências do sinal de entrada.
Para uma freqüência muito baixa, o sinal mostrou uma precisão muito boa,
sendo observado na saída a cópia quase perfeita do sinal de entrada. Só foi
percebido os degraus na forma de onda de saída quando diminuiu bastante a
escala de tempo. A figura 9 mostra o gráfico para uma freqüência de 200Hz.
20
Fig. 9

21. Para uma freqüência maior, a forma de onda na saída do sample and hold já se
aproxima mais daquela mostrada na figura 2, ou seja, já da pra perceber
claramente os degraus no sinal de saída como é mostrado na figura 10 cujo
gráfico representa o sinal de saída do Sample and Hold para um sinal de entrada
com uma freqüência de 2KHz.
21
Fig. 10

22. Teorema de Nyquist: O teorema de Nyquist diz que “a freqüência de
amostragem, deve ser no mínimo 2 vezes maior que a máxima freqüência
contida no sinal analógico a ser amostrado“
Famostra ≥ 2*fsinal
O efeito causado pela violação do teorema de Nyquist é mostrado na figura 11.
Como é mostrado no gráfico da figura 11, quando o teorema de Nyquist é
violado, A freqüência do sinal de saída do Sample and Hold é completamente
diferente da freqüência do sinal de entrada essa diferença é conhecida como
erro de aliasing. Para evitar esse tipo de erro, basta utilizar um filtro passa baixa
na entrada analógica do sample and Hold para filtrar qualquer sinal com uma
freqüência menor que a metade da freqüência de amostragem, esse filtro é
conhecido como Filtro Anti-Alias. Como o objetivo desse projeto é didático, não
foi utilizado o filtro Anti-Alias já que mostrar o efeito real da violação do teorema
de Nyquist pode proporcionar ao aluno um aprendizado sem igual.
Após o teste do Sample and Hold, pôde-se concluir que o Sample and Hold
funcionou perfeitamente, ou seja, deu o número de amostragens por ciclo
22
Fig. 11

23. esperado, tanto para freqüências baixas, médias ou altas, desde que não seja
violado o teorema de Nyquist. Ao entrar com um sinal analógico com uma
freqüência maior que a metade da freqüência de amostragem, os testes também
deram os resultados esperados, ou seja, a freqüência do sinal de saída foi
diferente da do sinal de entrada e com o valor que era esperado.
II. Teste do gerador de clock – LM555
O teste do gerador de clock foi feito apenas observando as formas de onda de
saída do LM555 através do osciloscópio. Os teste do gerador de clock mostrou
que o sinal de clock gerado foi muito semelhante ao sinal desejado que era um
sinal de freqüência 8Khz com tempo em nível lógico alto de 110µs e tempo em
nível lógico baixo de 15µs o que corresponde a um duty cycle de 88%.
III. Teste do ADC0804
O teste do ADC0804 foi feito da seguinte maneira: Como a corrente de saída do
ADC tem uma corrente baixa e poderia não acender os leds usados no teste, a
saída do ADC foi ligada ao CI ULN2003A que é um amplificador de corrente. Na
saída do ULN, foram conectados alguns Leds. Esses Leds foram conectados na
mesma seqüência que a saída do ADC, ou seja, os leds devem variar numa
seqüência binária.
A medida que foi aumentando o valor te tensão, foi feita uma leitura do valor
desse valor com um multímetro, em seguida foi visto, na TABELA 1, qual a
seqüência binária correspondente a esse valor e, por fim, verificou-se se a
23

24. seqüência binária que estava saindo do ADC e, estava sendo representada pelos
leds, estava de acordo com a seqüência binária da tabela.
Os resultados desse testes foram excelentes, a medida que a tensão foi sendo
aumentada, os leds foram acendendo numa seqüência binária fiel ao valor de
tensão aplicado na entrada do ADC e mostrado na TABEA 1.
Ao final dos testes pôde-se concluir que o projeto funcionou perfeitamente pois
todos os testes foram bem sucedidos, todos os testes deram resultados precisos,
contundentes, resultados que realmente eram esperados e todos os testes
mostraram que os componentes utilizados foram corretamente calculados,
corretamente indicados e corretamente escolhidos.
6 LISTA DE COMPONENTES
1 ci LF 398
1 ci ADC 0804
1 ci LM 555
2 ci ULN2003A
1 capacitor de 10 nF
1 capacitor de 0.47 µF
1 capacitor de 150 pF
1 capacitor de 0.01 µF
2 resistores de 3,3 KΩ
24

25. 1 resistor de 10 KΩ
8 resistores de 180 Ω
1 potenciômetro de 22 KΩ
1 potenciômetro de 470 KΩ
REFRÊNCIAS BIBLIOGRÁFICAS
Datasheet ADC0801/ADC0802/ADC0803/ADC0804/ADC0805 8-Bit µP
Compatible A/D converters. Disponível em: <www.datasheetcatalog.com>
Acesso em 01 de Maio de 2005.
Datasheet DM74LS04 Hex Inverting Gates. Disponível em:
<www.datasheetcatalog.com> Acesso em 01 de Maio de 2005.
Datasheet LF198/LF298/LF398, LF198A/LF398A Monolithic Sample-and-Hold
circuits. Disponível em: <www.datasheetcatalog.com> Acesso 01 de Maio de
2005.
Datasheet LM555 Timer. Disponível em: <www.datasheetcatalog.com> Acesso
em 01 de Maio de 2005.
Datasheet ULN2001A, ULN2002A, ULN2003A, ULN2004A, ULQ2003A,
ULQ2004A HIGH-VOLTAGE HIGH-CURRENT DARLINGTON TRANSISTOR
25

26. ARRAY. Disponível em: <www.datasheetcatalog.com> Acesso 01 de Maio de
2005.
Sedra, Adel S.; Smith, Kenneth, C. Microeletrônica. São Paulo: MAKRON BOKS,
2000. (CAPÍTULO 12)
TOOCI, Ronald J.; Widmer, Neal S.; Sistemas Digitais - princípios e aplicações.
São Paulo: Prentice Hall, 2003.
ANEXOS
26