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Diabang et fatimetou mennou rapport design & simulation of dssss using matlab simulink

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Module étalement de spectre.
Modélisation d'un système (émetteur-récepteur) d'étalement de spectre à séquence direct avec le logiciel Simulink sous matlab

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Diabang et fatimetou mennou rapport design & simulation of dssss using matlab simulink

  1. 1. UCAD/ESP/DGI Master 1 TR 2015-2016 Rapport design & simulation of DSSS using MATLAB SIMULINK Master 1 TR 2015-2016 Page 1 UCAD/ESP/DGI/MASTER 1_TR [2015-2016] Professeur : Mr Abdourahmane Ndiaye RAPORTEURS Cheikh Tidiane Diabang Fatimetou Mennou INTRODUCTION GENERAL Les techniques d'étalement de spectre sont basées sur des systèmes qui élargissent considérablement la signalisation transmise par rapport au débit de données. Un système à étalement de spectre est largement classé par son schéma de codage, le type du code employé, sa longueur, et son taux de puce, qui définissent tous les paramètres globaux du système. Afin de modifier la capacité d'étalement du système, il est nécessaire de modifier le dispositif de codage. Le système à séquence directe du signal de codage est utilisé pour moduler une porteuse, généralement par modulation par déplacement de phase (PSK) au taux de code. Un système à spectre étalé à séquence directe atteint sa capacité d'étalement en modulant un signal de données à bande étroite avec un signal d'étalement large bande passante. Le support est transmis avec une phase 0° lorsque le code est un "un" et une phase de 180 ° déplacé lorsque le code est un "zéro". Après avoir été amplifié, un signal reçu est multiplié par une référence avec le même code, et en supposant que le code de l'émetteur et le code du récepteur sont synchrones. Cette modulation de données à bande étroite restaurée, peut alors circuler à travers un filtre passe-bande conçu pour ne laisser passer que le support en bande de base de modulation. Dans la pratique les informations de bande de base sont numérisées et Modulo-2 ajoutés à la séquence de code en utilisant la phase modulée de modulation. Un système DSSS est l'un des principaux systèmes à spectre étalé et est la plus commune version utilisée aujourd'hui, en raison de la simplicité et la facilité de mise en œuvre, dans lequel une modulation d'une porteuse est réalisée par une séquence de code. MODULE ETALEMENT DU STECTRE
  2. 2. UCAD/ESP/DGI Master 1 TR 2015 Rapport design & simulation of DSSS MISE EN OUVRE D SIMULATION Ce document se concentre principalement sur la propagation de (DSSS), car il a certains avanta sont : l’étalement de spectre à saut de fréquence et à saut d MATLAB – Simulink avec la version 7.8.0 ( 2009a) système DSSS, pour obtenir le système système. Le système simulé était pseudo (PN=pseudo noise), qui est le linéaire maximale, et 4MHz de modulateur. Le récepteur sera conçu e synchronisation et générateur PN locale avec horloge bande de base, équivalent à la système d’étalement de spectre simulant la conception pour obtenir transmises, et aussi pour étudier l'effet de taux d'erreur binaire (BER). Les résultats montre présence de bruit AWGN est meilleur lorsqu'on utilise l'intégrateur et actif que d'utiliser un filtre passe active. Le graph suivant montre un schéma synoptique du systè principe de base du système montre comme canal de propagation et le récepteur système sera décrit. Figure1: représentation UCAD/ESP/DGI Master 1 TR 2015 simulation of DSSS using MATLAB SIMULINK Master 1 TR 2015 EN OUVRE D’UN SYSTEME DSSS AVEC L IMULATION Simulink DE MATLAB Ce document se concentre principalement sur la propagation de spectre à séquence directe SS), car il a certains avantages par rapport aux autres techniques de spectre étalé étalement de spectre à saut de fréquence et à saut d’intervalle de temps la version 7.8.0 ( 2009a) est l’outil utilisé pour la conception du pour obtenir le système paramétré et pour tester l'influence des signaux sur le système. Le système simulé était conçu, avec un taux (100kb / s) de données et le bruit de , qui est le code avec débit de code (4MHz), 127 z de taux de code et modulé en phase binaire shift ur. Le récepteur sera conçu en utilisant [corrélateur, BPSK démodulateur, synchronisation et générateur PN locale avec horloge contrôlée par VCO]. Le système est à la modulation par déplacement de phase binaire (BPSK) ctre (DSSS). Ensuite, l'évaluation du rendement a été simulant la conception pour obtenir les données qui sont comparées avec des données transmises, et aussi pour étudier l'effet de bruit additif blanc gaussien (AWGN) et calculer le taux d'erreur binaire (BER). Les résultats montre que les performances du système en meilleur lorsqu'on utilise l'intégrateur et Dump en corrélateur filtre passe-bas (Low Pass Filter ‘’LPF’’) numérique suivant montre un schéma synoptique du système sur l'ensemble. Le schéma de principe de base du système montre l’émetteur, le bruit blanc gaussien additif ( et le récepteur. Dans les sections suivantes, chaque p représentation schématique d’un système DSSS UCAD/ESP/DGI Master 1 TR 2015-2016 Master 1 TR 2015-2016 Page 2 AVEC L’OUTIL DE DE MATLAB séquence directe de spectre étalé, que intervalle de temps. r la conception du et pour tester l'influence des signaux sur le conçu, avec un taux (100kb / s) de données et le bruit de MHz), 127 bits comme code taux de code et modulé en phase binaire shift-keying (BPSK) tilisant [corrélateur, BPSK démodulateur, unité de contrôlée par VCO]. Le système est à modulation par déplacement de phase binaire (BPSK) d’un SS). Ensuite, l'évaluation du rendement a été testée en avec des données bruit additif blanc gaussien (AWGN) et calculer le que les performances du système en Dump en corrélateur numérique en corrélateur . Le schéma de t blanc gaussien additif (AWGN) , chaque partie de ce
  3. 3. UCAD/ESP/DGI Master 1 TR 2015 Rapport design & simulation of DSSS Il montre le schéma synoptique d'un émetteur qui contient le générateur de donné générateurs PN [( PN1 et PN) PN1wich est le même que d est la même longueur que PN1 mais séquence différente performances du système avec le code PN NRZ(représenté par le bloc Unipolar to Bipolar conve Etant donné que la modulation est effectuée en bande de bas porteuse, RF est donc présenté à la détection du signal passe-bas (LPF). Dans les paragraphes suivants, une brève description de chaque sous  Data generator: C’est le bloc "Bernouilli Binary Generator". peut régler la probabilité d’apparition d d’un codage source et le débit  PN Code generator: Le schéma fonctionnel de la mise en la séquence PN1 est générée sous forme d'un code linéaire m =1 + X + X(exp7), le PN est généré à l'aide de sept étap Simulink – Extras, avec deux commentaires port logic OU-Exclusif à l'entrée de la première étape bascule D , afin d' obtenir 127 longueur maximale de bit. Figure (2): Schéma représentant du sous Le l00kb / s de données transmises sont modul obtenir des données d'étalement comme le montre la schéma fonctionnel de la mise en oeuvre d'un générate figure (4), une séquence PN est générée sous forme d'un code maximal linéaire avec un polynôme g (x) = 1 + X(exp3) Flop de Extras Simulink avec deux commentaire le port logic OU-Exclusif à l'entrée de la première étape ( JK ) FlipFlop , afin d'obtenir 127 longueur de bit . UCAD/ESP/DGI Master 1 TR 2015 simulation of DSSS using MATLAB SIMULINK Master 1 TR 2015 Emetteur: Il montre le schéma synoptique d'un émetteur qui contient le générateur de donné ) PN1wich est le même que dans le récepteur, tandis que PN PN1 mais séquence différente, dans le but de tester les s du système avec le code PN ] , mélangeur (multiplicateur ) et bande de base NRZ(représenté par le bloc Unipolar to Bipolar converter) à la place du BPSK modulateur Etant donné que la modulation est effectuée en bande de base, pas de radio fréquence RF est donc présenté à la détection du signal, dans le récepteur on , une brève description de chaque sous-système sera expliquée C’est le bloc "Bernouilli Binary Generator". Il génère des 0 et des 1, d’une faç probabilité d’apparition des 0 et des 1 : elle est réglée à 0.5, comme en sortie d’un codage source et le débit binaire est fixé à 100 kb/s. Le schéma fonctionnel de la mise en œuvre d'un PN1generator est représenté sur la figure ( la séquence PN1 est générée sous forme d'un code linéaire maximal avec un polynôme f (x) , le PN est généré à l'aide de sept étapes de basculement d avec deux commentaires, 4 enregistrée (X7 , X) , un som à l'entrée de la première étape bascule D , afin d' obtenir 127 longueur Schéma représentant du sous système PN1 code generator Le l00kb / s de données transmises sont modul- 2 additionneur avec un PN généré pour obtenir des données d'étalement comme le montre la forme d'onde dans la figure ( schéma fonctionnel de la mise en oeuvre d'un générateur de pseudo-bruit est représenté sur la est générée sous forme d'un code maximal linéaire avec un ) + X(exp7) , le PN est généré en utilisant sept étapes D flip Flop de Extras Simulink avec deux commentaires enregistré ( X7 , X3 ), un som à l'entrée de la première étape ( JK ) FlipFlop , afin d'obtenir 127 UCAD/ESP/DGI Master 1 TR 2015-2016 Master 1 TR 2015-2016 Page 3 Il montre le schéma synoptique d'un émetteur qui contient le générateur de données, ans le récepteur, tandis que PN qui dans le but de tester les multiplicateur ) et bande de base BPSK modulateur . e, pas de radio fréquence on utilise un filtre système sera expliquée. 0 et des 1, d’une façon aléatoire. On à 0.5, comme en sortie est représenté sur la figure (2), aximal avec un polynôme f (x) du bascule D de un sommateur avec le à l'entrée de la première étape bascule D , afin d' obtenir 127 longueur PN1 code generator 2 additionneur avec un PN généré pour forme d'onde dans la figure (3). Le st représenté sur la est générée sous forme d'un code maximal linéaire avec un , le PN est généré en utilisant sept étapes D flip- un sommateur avec à l'entrée de la première étape ( JK ) FlipFlop , afin d'obtenir 127
  4. 4. UCAD/ESP/DGI Master 1 TR 2015 Rapport design & simulation of DSSS Figure (3): représentation schématique du générateur de bit, code d’étalement Code linéaire maximal (2L- 1) Le PN est généré afin de tester les performances d'onde du PN1 par rapport à la PN Figure (4): Schéma Figure (5) UCAD/ESP/DGI Master 1 TR 2015 simulation of DSSS using MATLAB SIMULINK Master 1 TR 2015 sentation schématique du générateur de bit, du générateur de séquence et du ), et l'horloge est obtenu à partir d’horloge numérique 4MHZ. PN est généré afin de tester les performances du système à un autre code et l par rapport à la PN sont représentées dans la figure (5). Schéma representatif du sous système PN code generator Figure (5): les générateurs de séquence en émission UCAD/ESP/DGI Master 1 TR 2015-2016 Master 1 TR 2015-2016 Page 4 du générateur de séquence et du horloge numérique 4MHZ. du système à un autre code et la forme PN code generator en émission
  5. 5. UCAD/ESP/DGI Master 1 TR 2015 Rapport design & simulation of DSSS Comme nous pouvons le voir, les codes d’étalements générés par chaque PN séquence sont différents. Alors via l’interrupteur manuel (Manuel Switch) nous permutons par moment, afin de rendre plus complexe le signal étalé utiliser à la réception.  Unipolar to Bipolar Converter Ce bloc réalise un codage en bande de base de type NRZ. Les symboles un signal de durée 1s qui vaut +1 Figure (6): signal étalé et signal à la sortie du modulateur NRZ Nous visualisons les mêmes formes, mais à la différence du non retour à la sortie du unipolar to bipolar converter. Ce qui est bien prévisible sachant le rôle que joue ce dernier.  Canal AWGN: Il permet d’additionner un bruit gaussien au signal égal à (-10 dB) est représenté dans la figure ( UCAD/ESP/DGI Master 1 TR 2015 simulation of DSSS using MATLAB SIMULINK Master 1 TR 2015 Comme nous pouvons le voir, les codes d’étalements générés par chaque PN séquence sont différents. Alors via l’interrupteur manuel (Manuel Switch) nous permutons par moment, afin e plus complexe le signal étalé, mais en tenant aussi compte de la séquence de PN à Unipolar to Bipolar Converter: codage en bande de base de type NRZ. Les symboles sont représentés par ignal de durée 1s qui vaut +1 Volt pour le symbole "1" et -1 Volt pour le symbole "0" signal étalé et signal à la sortie du modulateur NRZ Nous visualisons les mêmes formes, mais à la différence du non retour à zéro pour le signal à la sortie du unipolar to bipolar converter. Ce qui est bien prévisible sachant le rôle que joue ce Il permet d’additionner un bruit gaussien au signal. Le signal transmis sous AWGN au SNR résenté dans la figure (7). UCAD/ESP/DGI Master 1 TR 2015-2016 Master 1 TR 2015-2016 Page 5 Comme nous pouvons le voir, les codes d’étalements générés par chaque PN séquence sont différents. Alors via l’interrupteur manuel (Manuel Switch) nous permutons par moment, afin , mais en tenant aussi compte de la séquence de PN à sont représentés par 1 Volt pour le symbole "0". signal étalé et signal à la sortie du modulateur NRZ zéro pour le signal à la sortie du unipolar to bipolar converter. Ce qui est bien prévisible sachant le rôle que joue ce nsmis sous AWGN au SNR
  6. 6. UCAD/ESP/DGI Master 1 TR 2015 Rapport design & simulation of DSSS Figure (7): signal à la sortie du modulateur NRZ et sortie du canal AWGN On voie bien l’effet du canal sur le signal. L’amplitude du signal est plus élevé et le signal est quasiment inexplotable. Le récepteur est principalement formé de converter pour le décodage NRZ Les trois sous systèmes sont :  Sous système Active Correlator Le schéma synoptique du corrélateur qui contien numérique (quatrième ordre du filtre numérique Butterworth ) du bloc DSP fix reçu est désétalé uniquement lors de la récepti la même phase, et la fréquence de coupure du LPF numérique doit être le même que le débit de données ( 100kHz ) . Ce sous système peut être modélisé comme suit: Figure (8 UCAD/ESP/DGI Master 1 TR 2015 simulation of DSSS using MATLAB SIMULINK Master 1 TR 2015 signal à la sortie du modulateur NRZ et sortie du canal AWGN On voie bien l’effet du canal sur le signal. L’amplitude du signal est plus élevé et le signal est Récepteur: Le récepteur est principalement formé de trois sous systèmes et d’un block bipolar to unipolar pour le décodage NRZ. Sous système Active Correlator e schéma synoptique du corrélateur qui contient un mélangeur (Multiplicateur numérique (quatrième ordre du filtre numérique Butterworth ) du bloc DSP fix lors de la réception du code avec un code PN , et la fréquence de coupure du LPF numérique doit être le même que le débit Ce sous système peut être modélisé comme suit: 8): block représentatif du corrélateur UCAD/ESP/DGI Master 1 TR 2015-2016 Master 1 TR 2015-2016 Page 6 signal à la sortie du modulateur NRZ et sortie du canal AWGN On voie bien l’effet du canal sur le signal. L’amplitude du signal est plus élevé et le signal est s sous systèmes et d’un block bipolar to unipolar Multiplicateur) et le filtre numérique (quatrième ordre du filtre numérique Butterworth ) du bloc DSP fixé .Le signal local générés avec , et la fréquence de coupure du LPF numérique doit être le même que le débit
  7. 7. UCAD/ESP/DGI Master 1 TR 2015 Rapport design & simulation of DSSS Et voici les paramètres pour le filtre choisi Par suite les différents signaux visualisés comme Figure (9): signal sortie canal(RX), signal PN Code et signal sortie product La multiplication du signal reçu du canal avec le générateur de séquence nous permet de récupérer le signal information, mais contenant du bruit. Pour éliminer le bruit, nous appliquons du filtrage, avec les paramètres décrits. Et voici le résultat du filtrage. UCAD/ESP/DGI Master 1 TR 2015 simulation of DSSS using MATLAB SIMULINK Master 1 TR 2015 Et voici les paramètres pour le filtre choisi : signaux visualisés comme montre leurs légendes respectifs signal sortie canal(RX), signal PN Code et signal sortie product multiplication du signal reçu du canal avec le générateur de séquence nous permet de récupérer le signal information, mais contenant du bruit. , nous appliquons du filtrage, avec les paramètres décrits. Et voici le UCAD/ESP/DGI Master 1 TR 2015-2016 Master 1 TR 2015-2016 Page 7 légendes respectifs signal sortie canal(RX), signal PN Code et signal sortie product multiplication du signal reçu du canal avec le générateur de séquence nous permet de , nous appliquons du filtrage, avec les paramètres décrits. Et voici le
  8. 8. UCAD/ESP/DGI Master 1 TR 2015 Rapport design & simulation of DSSS Figure (10): signal sortie product et sortie du filtre de Butterworth du bloc correlator  Sous système Synchronisation Ce sous système contient trois autres sous systèmes que sont /lock control unit (SLCU) ; et deux block que sont frame status conversion. Il peut être modélisé comme suit Figure ( Les opérations de l'unité de synchronisation sont comme suit: comparé à un niveau de seuil prédéterminé pour Si le seuil est supérieur, aucun retard synchronisation initiale sera décl retardée par la moitié puce, et l'acquisition, l' SLCU permet à la boucle de suivi sont les suivantes: UCAD/ESP/DGI Master 1 TR 2015 simulation of DSSS using MATLAB SIMULINK Master 1 TR 2015 signal sortie product et sortie du filtre de Butterworth du bloc correlator Sous système Synchronisation: Ce sous système contient trois autres sous systèmes que sont : Acquisition, tracking et ; et deux block que sont : voltage controlled oscillator Il peut être modélisé comme suit : Figure (11): block représentatif du synchronisateur synchronisation sont comme suit: -La sortie du prédéterminé pour sous-système d’acquisition aucun retard ne sera introduit dans le code PN local, et la synchronisation initiale sera déclarée contraire au code PN ayant un horloge locale le processus d'acquisition est répété ; après la survenance de LCU permet à la boucle de suivi. Les parties de l'unité de synchronisation UCAD/ESP/DGI Master 1 TR 2015-2016 Master 1 TR 2015-2016 Page 8 signal sortie product et sortie du filtre de Butterworth du bloc correlator Acquisition, tracking et search : voltage controlled oscillator (VCO) et le : block représentatif du synchronisateur La sortie du Correlator est acquisition. sera introduit dans le code PN local, et la horloge locale et est la survenance de . Les parties de l'unité de synchronisation
  9. 9. UCAD/ESP/DGI Master 1 TR 2015 Rapport design & simulation of DSSS  Sous système Acquisition Il utilise une recherche série d'une métho [la loi carrée (détecteur d'enveloppe signal corrélé à des intervalles de tes et de décharge est comparée à une tension de seuil pré phase du code PN locale est corrigée et un suivi est lancé phase est générée par SLCU pour l'opération de test de phase suivante. Son implémentation se présente comme suit: Figure (12): block représentatif du sous système d’ Le bloc Integrate and dump fait une ce bloc est remise à zéro toutes pendant 1s. Voyons voire le comportement du signal, à l’entée, à la sortie de l’enveloppe détecteur (u²), à la sortie de l’Integrate and Dump et le signal fournie à la sortie du block acquisition. Figure (13): signal à la sortie de chaque bloc contenu dans le bloc acquisition UCAD/ESP/DGI Master 1 TR 2015 simulation of DSSS using MATLAB SIMULINK Master 1 TR 2015 ystème Acquisition d'une méthode d'acquisition (régime de temps unique détecteur d'enveloppe) et (intégrateur et vidage) ] pour détecter l'énergie du s de test constants ( temps de séjour ). La sortie de l'intégrateur et de décharge est comparée à une tension de seuil prédéfinie .Si le seuil est dépass corrigée et un suivi est lancé, sinon un signal de mise à jou phase est générée par SLCU pour l'opération de test de phase suivante. Son implémentation se présente comme suit: block représentatif du sous système d’acquisition fait une somme cumulée des échantillons du signal. La valeur de e bloc est remise à zéro toutes les secondes, puisque l’on souhaite faire une intégration Voyons voire le comportement du signal, à l’entée, à la sortie de l’enveloppe détecteur (u²), à de l’Integrate and Dump et le signal fournie à la sortie du block acquisition. signal à la sortie de chaque bloc contenu dans le bloc acquisition UCAD/ESP/DGI Master 1 TR 2015-2016 Master 1 TR 2015-2016 Page 9 régime de temps unique). Il contient ] pour détecter l'énergie du . La sortie de l'intégrateur définie .Si le seuil est dépassé, alors la , sinon un signal de mise à jour de acquisition du signal. La valeur de souhaite faire une intégration Voyons voire le comportement du signal, à l’entée, à la sortie de l’enveloppe détecteur (u²), à de l’Integrate and Dump et le signal fournie à la sortie du block acquisition. signal à la sortie de chaque bloc contenu dans le bloc acquisition
  10. 10. UCAD/ESP/DGI Master 1 TR 2015 Rapport design & simulation of DSSS Le signal venant du corrélateur est le signal après filtrage influe sur le signal.  Sous système Tracking Il utilise une boucle à verrouillage de reta constitué de deux branches ; l'entrée commu deuxième entrée à la branche supérieure est la sortie d tandis que la seconde entrée à la branche inférieure est la sortie du 6ème bascule bistable d générateur de code PN local (Late LPF numérique et quadratique ( is100KHz de filtre passe, la même que la fréquence d réponse de ce filtre. L'énergie détectée à partir de un signal d'erreur, pour exciter l' fréquence générée locale (4 MHz ) . Sa représentation schématique est la suivante: Figure (14): block représentatif du sous système de traçage Par suite on a essayé de visualiser les signaux à la sortie des blocs product, product1 et du sommateur. Cela montre : UCAD/ESP/DGI Master 1 TR 2015 simulation of DSSS using MATLAB SIMULINK Master 1 TR 2015 Le signal venant du corrélateur est le signal après filtrage. Par suite on voit que Tracking : à verrouillage de retard (DLL). Le procédé de suivi sous constitué de deux branches ; l'entrée commune aux branches est reçu (DSSS entrée à la branche supérieure est la sortie du générateur de code PN local ( tandis que la seconde entrée à la branche inférieure est la sortie du 6ème bascule bistable d Late). Chaque branche se compose de [mixer que (détecteur d’enveloppe)]. La fréquence de coupure même que la fréquence du débit de données et sur réponse de ce filtre. L'énergie détectée à partir des deux branches est soustraite pour générer pour exciter l'oscillateur commandé en tension (VCO), pour corrige 4 MHz ) . sentation schématique est la suivante: block représentatif du sous système de traçage Par suite on a essayé de visualiser les signaux à la sortie des blocs product, product1 et du UCAD/ESP/DGI Master 1 TR 2015-2016 Master 1 TR 2015-2016 Page 10 . Par suite on voit que chaque bloc Le procédé de suivi sous-système est SS) Signal Rx , la u générateur de code PN local (Early), tandis que la seconde entrée à la branche inférieure est la sortie du 6ème bascule bistable du multiplicateur), La fréquence de coupure du bas débit de données et sur toute la s deux branches est soustraite pour générer pour corriger la Par suite on a essayé de visualiser les signaux à la sortie des blocs product, product1 et du
  11. 11. UCAD/ESP/DGI Master 1 TR 2015 Rapport design & simulation of DSSS Figure(15):signal àla sortie de Le block product effectue une multiplication entre le signal venant de la sortie Q (bar) Tandis que le block product1 AWGN et signal venant de la sortie Q  Sous système Search/Lock Le générateur d'impulsions, génère une demi après inversion cette impulsion est N vérifier l'état d'acquisition . Elle peut-être représenté comme dans l Figure (16): block représentatif du sous système Search/lock Ainsi, la sortie de la porte NAND est soit un HIT déclaration) ou non, de telle sorte qu'une nouvelle réplique de phase est testée. Une bascule JK (à partir de Simulink Extras horloge demi- jeton supplémentaire à cha a pas de HIT a eu lieu. Elle est réellement fait avec la bascule T, sortie. Étant donné que le VCO format unipolaires pour satisfaire à l'exigence de la porte XOR qui produisent le mise à jour finale (horloge PN locale une impulsion d'horloge à code PN locale lorsque l'acquisition se produit ou à chaque durée de la moitié de la puce ( code PN locale est plus rapide que le code PN reçu ) lorsque le processus d'acquisition ne parvient décision finale. Et le signal visualisé à la sortie UCAD/ESP/DGI Master 1 TR 2015 simulation of DSSS using MATLAB SIMULINK Master 1 TR 2015 la sortie des blocs product et du sommateur contenu dans le bloc tracking effectue une multiplication entre le signal venant du canal AWGN (bar) du Local PN Generator en réception. effectue une multiplication entre le signal venant du canal la sortie Q du Local PN Generator en réception. Search/Lock , génère une demi-période de puce égale de largeur d'impulsion , version cette impulsion est NON-ET avec la sortie de l'acquisition sous être représenté comme dans le schéma suivant: block représentatif du sous système Search/lock Ainsi, la sortie de la porte NAND est soit un HIT (c'est-à-dire une acquisition d'impulsion de déclaration) ou non, de telle sorte qu'une nouvelle réplique de phase est testée. Une bascule JK (à partir de Simulink Extras) à se connecter en tant que bascule T pour générer une jeton supplémentaire à chaque période de la moitié de puce, est réellement faite après le module -2 en ajoutant le V sortie. Étant donné que le VCO éteint est polaire , il doit être convertir au unipolaires pour satisfaire à l'exigence de la porte XOR qui produisent le horloge PN locale) .Toutefois , le signal de mise à jour de phase soit donne une impulsion d'horloge à code PN locale, soit la durée de chaque puce ( vites lorsque l'acquisition se produit ou à chaque durée de la moitié de la puce ( code PN locale est plus rapide que le code PN reçu ) lorsque le processus d'acquisition ne parvient ie du block search/lock control unit donne : UCAD/ESP/DGI Master 1 TR 2015-2016 Master 1 TR 2015-2016 Page 11 contenu dans le bloc tracking signal venant du canal AWGN et le signal venant du canal en réception. période de puce égale de largeur d'impulsion , avec la sortie de l'acquisition sous-système pour acquisition d'impulsion de déclaration) ou non, de telle sorte qu'une nouvelle réplique de phase est testée. Une bascule pour générer une dans le cas s'il n'y 2 en ajoutant le VCO out mis teint est polaire , il doit être convertir au unipolaires pour satisfaire à l'exigence de la porte XOR qui produisent le signal de ) .Toutefois , le signal de mise à jour de phase soit donne la durée de chaque puce ( vitesse normale ) lorsque l'acquisition se produit ou à chaque durée de la moitié de la puce ( code PN locale est plus rapide que le code PN reçu ) lorsque le processus d'acquisition ne parvient pas , il est la
  12. 12. UCAD/ESP/DGI Master 1 TR 2015 Rapport design & simulation of DSSS Figure (17): signal à la sortie de sous système Search/lock control unit Figure (18): signal à la sortie du correlator et sortie du bipolar to unipolarconverter Nous voyons bien que le block bipolar to sorte. Car le signal à la sortie du block correlator est directement appliqué au block bip unipolar converter et c’est ce qui donne le résultat obtenu. Et en comparant les données en émission et en r UCAD/ESP/DGI Master 1 TR 2015 simulation of DSSS using MATLAB SIMULINK Master 1 TR 2015 signal à la sortie de sous système Search/lock control unit signal à la sortie du correlator et sortie du bipolar to unipolarconverter Nous voyons bien que le block bipolar to unipolar joue le rôle de démodulateur en quelque sorte. Car le signal à la sortie du block correlator est directement appliqué au block bip c’est ce qui donne le résultat obtenu. Et en comparant les données en émission et en réception on a : UCAD/ESP/DGI Master 1 TR 2015-2016 Master 1 TR 2015-2016 Page 12 signal à la sortie du correlator et sortie du bipolar to unipolarconverter unipolar joue le rôle de démodulateur en quelque sorte. Car le signal à la sortie du block correlator est directement appliqué au block bipolar to
  13. 13. UCAD/ESP/DGI Master 1 TR 2015 Rapport design & simulation of DSSS Figure (19): données en émission Dans ce schéma nous voyons que les données émises ne sont pas identiques aux données reçues. Cela est bien interprété avec les paramètres d’erreurs binaire, le nombre de bits erronées Figure (20): paramètres évaluant la performance du système Alors on peut dire que la performance de ce système reste à désirer. Car nous avons 33 bits erronés, et d’autant plus que le taux d’erreurs binaire dépasse les 50%. CONCLU Dans ce rapport, le logiciel MATLAB Simulink a été utilisé pour concevoir et simuler le fonctionnement du système en bande de base binaire (BPSK) avec séquence rendement a été testé en simulant la conception pour obtenir les données reçues qui comparé avec des données transmis additif (AWGN) et calculer le taux d'erreur binaire (BER pour la mise en œuvre et la conception du système DS et traiter des blocs fixés dans la flexibilité blocs. Les résultats de la simulation montre que les performances du système en présence de AWGN est mieux lorsque vous utilisez Integrator and Dump en corrélateur actif que d'u un filtre passe bas (LPF) numérique UCAD/ESP/DGI Master 1 TR 2015 simulation of DSSS using MATLAB SIMULINK Master 1 TR 2015 données en émission et donnée en réception du système Dans ce schéma nous voyons que les données émises ne sont pas identiques aux données reçues. Cela est bien interprété avec les paramètres visualisés en réceptions comme nombre de bits erronées et le nombre de bits émis paramètres évaluant la performance du système Alors on peut dire que la performance de ce système reste à désirer. Car sur 50bits envoyé nous avons 33 bits erronés, et d’autant plus que le taux d’erreurs binaire dépasse les 50%. ONCLUSION , le logiciel MATLAB Simulink a été utilisé pour concevoir et simuler le fonctionnement du système en bande de base avec modulation par déplacement de phase avec séquence direct à étalement de spectre (DSSS). Ensuite rendement a été testé en simulant la conception pour obtenir les données reçues qui comparé avec des données transmises, et aussi pour étudier l'effet de bruit blanc gaussien r le taux d'erreur binaire (BER). Le logiciel MATLAB la conception du système DSSS, pour surveiller le flux des signaux blocs fixés dans la flexibilité, malgré le fait qu’il y a des limitations dans certains . Les résultats de la simulation montre que les performances du système en présence de AWGN est mieux lorsque vous utilisez Integrator and Dump en corrélateur actif que d'u numérique en corrélateur active. UCAD/ESP/DGI Master 1 TR 2015-2016 Master 1 TR 2015-2016 Page 13 et donnée en réception du système Dans ce schéma nous voyons que les données émises ne sont pas identiques aux données visualisés en réceptions comme : le taux au total. sur 50bits envoyés, nous avons 33 bits erronés, et d’autant plus que le taux d’erreurs binaire dépasse les 50%. , le logiciel MATLAB Simulink a été utilisé pour concevoir et simuler le déplacement de phase . Ensuite, l'évaluation du rendement a été testé en simulant la conception pour obtenir les données reçues qui sont a t blanc gaussien logiciel MATLAB est parfait, pour surveiller le flux des signaux limitations dans certains . Les résultats de la simulation montre que les performances du système en présence de AWGN est mieux lorsque vous utilisez Integrator and Dump en corrélateur actif que d'utiliser

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