FaMAF - Leccion Clase VHDL 10

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FaMAF - Leccion Clase VHDL 10

  1. 1. CURSO VHDL LECCIÓN 10 <ul><li>Lección 10: PACKAGES AND COMPONENTS </li></ul><ul><ul><li>10_1 – PACKAGES AND COMPONENTS </li></ul></ul><ul><ul><li>10_2 – ESTILO DE DISEÑO #1 </li></ul></ul><ul><ul><li>10_3 – ESTILO DE DISEÑO #2 </li></ul></ul><ul><ul><li>10_4 – ESTILO DE CODIFICACIÓN </li></ul></ul>
  2. 2. 10_1 PACKAGES y COMPONENTS 1 /1
  3. 3. 10_2 PACKAGE 1 /5
  4. 4. 10_2 PACKAGE 2 /5 <ul><li>Ejemplo 10.1Simple Package </li></ul>
  5. 5. 10_2 PACKAGE 3 /5 <ul><li>Ejemplo 10.2 Package Con Funcion </li></ul>
  6. 6. 10_2 PACKAGE 4 /5 <ul><li>Ejemplo 10.2 Package Con Funcion </li></ul>
  7. 7. 10_2 PACKAGE 5 /5 <ul><li>Ejemplo 10.2 Package Con Funcion </li></ul>
  8. 8. 10_3 COMPONENT 1 /16 <ul><li>Declaración de COMPONENT </li></ul><ul><li>Instanciación de COMPONENT </li></ul>
  9. 9. 10_3 COMPONENT 2 /16
  10. 10. 10_3 COMPONENT 3 /16
  11. 11. 10_3 COMPONENT 4 /16 <ul><li>Ejemplo 10.3 Componentes declarados en el código principal (main code) </li></ul>
  12. 12. 10_3 COMPONENT 5 /16 <ul><li>Ejemplo 10.3 Componentes declarados en el código principal (main code) </li></ul>
  13. 13. 10_3 COMPONENT 6 /16 <ul><li>Ejemplo 10.3 Componentes declarados en el código principal (main code) </li></ul>
  14. 14. 10_3 COMPONENT 7 /16 <ul><li>Ejemplo 10.3 Componentes declarados en el código principal (main code) </li></ul>
  15. 15. 10_3 COMPONENT 8 /16 <ul><li>Ejemplo 10.3 Componentes declarados en el código principal (main code) </li></ul>
  16. 16. 10_3 COMPONENT 9 /16
  17. 17. 10_3 COMPONENT 10 /16 <ul><li>Ejemplo 10.4 Componentes declarados en un PACKAGE </li></ul>
  18. 18. 10_3 COMPONENT 11 /16
  19. 19. 10_3 COMPONENT 12 /16
  20. 20. 10_3 COMPONENT 13 /16
  21. 21. 10_3 COMPONENT 14 /16
  22. 22. 10_3 COMPONENT 15 /16 <ul><li>----------------------------------------------------------------- --1 </li></ul><ul><li>LIBRARY IEEE; --2 </li></ul><ul><li>USE IEEE.STD_LOGIC_1164.ALL; --3 </li></ul><ul><li>USE WORK.my_components.ALL; --4 </li></ul><ul><li>------------------------------------------------------------------------ </li></ul><ul><li>ENTITY project IS --5 </li></ul><ul><li>PORT(a,b,c,d: IN STD_LOGIC; --6 </li></ul><ul><li>x,y: OUT STD_LOGIC); --7 </li></ul><ul><li>END project; --8 </li></ul><ul><li>------------------------------------------------------------------ --9 </li></ul>
  23. 23. 10_3 COMPONENT 16 /16 <ul><li>ARCHITECTURE estructura OF project IS </li></ul><ul><li>SIGNAL w: STD_LOGIC; </li></ul><ul><li>BEGIN </li></ul><ul><li>U1: inverter PORT MAP (b,w); </li></ul><ul><li>U2: nand_2 PORT MAP (a,b,x); </li></ul><ul><li>U3: nand_3 PORT MAP (w,c,d,y); </li></ul><ul><li>END estructura; </li></ul>

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