SlideShare a Scribd company logo
1 of 10
Download to read offline
Ders Notlarının Creative Commons lisansı Feza BUZLUCA’ya aittir.
Lisans: http://creativecommons.org/licenses/by-nc-nd/3.0/

Sayısal Devreler (Lojik Devreleri)

Eşzamanlı (Senkron) Ardışıl Devreler
(Synchronous Sequential Circuits)
Ardışıl (sequential) devrelerde çıkış değeri, hem girişlerden gelen değerlere hem
de devrenin "durumuna" bağlıdır.
Sonlu durumlu makine (finite durum machine) modeline göre oluşturulan bu
devrelerde durum bilgileri belleklerde (flip-floplarda) tutulur.
Tüm flip-floplar aynı saat işareti ile eşzamanlı tetiklenirler (senkron) . Buna göre
makine sadece saat işaretinin etkin geçişlerinde durum değiştirebilir.
Eşzamanlı ardışıl devreler iki farklı modele göre tasarlanabilir.
a) Mealy Modeli (George H. Mealy, bilgisayar bilimleri, ABD)
Bu modelde çıkışlar hem o andaki girişlerin hem de o andaki durumun fonksiyonudur.

girişler
(I)

sonraki
durum
lojiği
F

şimdiki
durum
(S)

flip-flop
sürme
sonraki
durum
belirleme

(I)
durum
belleği

çıkış
lojiği

şimdiki
durum (S)

çıkışlar
(O)

G

saat
girşi

O = G(S,I)

saat
işareti
©2000-2013 Yrd.Doç.Dr. Feza BUZLUCA

http://akademi.itu.edu.tr/buzluca

7.1

Sayısal Devreler (Lojik Devreleri)

b) Moore Modeli
Edward Forrest Moore (1925-2003) Matematik, bilgisayar bilimleri, ABD
Bu modelde çıkışlar sadece durumların bir fonksiyonudur.
Girişlerdeki değerler sadece sonraki durumu belirler.
Durum bilgisi de çıkıştaki değeri belirler.
girişler
(I)

sonraki
durum
lojiği
F

şimdiki
durum
(S)

flip-flop
sürme
sonraki
durum
belirleme

durum
belleği

şimdiki
durum (S)

çıkış
lojiği
G

saat
girşi

çıkışlar
(O)

O = G(S)

saat
işareti

Bir modele göre tasarlanmış olan bir devreyi diğer modele dönüştürmek mümkündür.
Bir çok devreyi hem Mealy hem de Moore modeline göre tasarlamak mümkündür.

http://akademi.itu.edu.tr/buzluca

©2000-2013 Yrd.Doç.Dr. Feza BUZLUCA

7.2
Sayısal Devreler (Lojik Devreleri)

Eşzamanlı ardışıl devrelerin çözümlenmesi (Analiz)
Bir ardışıl devrenin tasarlanıp gerçeklenmesi konusundan önce tasarlanmış olan
bir devrenin nasıl çözümleneceği incelenecektir.
Hatırlatma: Mealy modelinde bir devrenin gerçeklenmesi aşağıda gösterilmiş
olan F (sonraki durum) ve G (çıkış) fonksiyonlarının gerçeklenmesi anlamına
gelmektedir. (Bkz. 7.1)
S+ = F(S,I)

S: Şimdiki durumlar (Durum),

O = G(S,I)

I: Girişler (Input),

S+: Sonraki durumlar
O : Çıkışlar (Çıkış)

Bir ardışıl devrenin çözümlenmesi (analiz edilmesi) demek, F ve G fonksiyonları
şeklinde verilmiş bir devrenin "ne yaptığının" belirlenmesi demektir.
Çözümleme 3 adımdan oluşur:
1. Devrenin çiziminden F (sonraki durum) ve G (çıkış) fonksiyonlarının ifadeleri
bulunur.
2. F ve G fonksiyonları kullanılarak olası tüm girişler ve şimdiki durumlar için
makinenin hangi durumlara geçeceği (sonraki durumlar) ve hangi çıkışları üreteceği bir
tablo halinde yazılır. Bu tabloya durum/çıkış tablosu denir.
3. Makinenin işlevini daha iyi görebilmek için durum geçişlerini ve çıkışları grafik
olarak gösteren durum geçiş diyagramı çizilir.
©2000-2013 Yrd.Doç.Dr. Feza BUZLUCA

http://akademi.itu.edu.tr/buzluca

7.3

Sayısal Devreler (Lojik Devreleri)

Sonraki Durumların Bulunması:
F fonksiyonu, flip-flopların girişlerine gelecek olan sürücü değerleri
belirler.
Bu giriş değerleri ise bir saat darbesi sonra flip-flopun içeriğinin hangi
değeri alacağını (sonraki durumu) belirler.
Gelen giriş değerlerine göre flip-flopun içeriğinin nasıl değişeceğini
hesaplamak için flip-flopların karakteristik fonksiyonlarını bilmek
gerekir.
Flip-flopların karakteristik fonksiyonları:
SR FF:
JK FF:
D FF :
T FF :

http://akademi.itu.edu.tr/buzluca

Q(t+1) = S + R'•Q(t), SR=0
Q(t+1) = J•Q(t)' + K'•Q(t)
Q(t+1) = D
Q(t+1) = T ⊕ Q(t)

©2000-2013 Yrd.Doç.Dr. Feza BUZLUCA

7.4
Sayısal Devreler (Lojik Devreleri)

Örnek: Aşağıda çizimi verilmiş olan eşzamanlı ardışıl devreyi çözümleyiniz.
sonraki durum lojiği

durum belleği

F

çıkış lojiği G
çıkış

giriş
X

Z

flipflop
sürme

X
D0
X'

D

Q

Q0

CLK Q

Mealy
O=G(S,I)

Q0

D1

D

Q

Q1

CLK Q

Q1
Q1'

Q0'

saat işareti

şimdiki durum

CLK

S+={Q0(t+), Q1(t+)} = ff(D0,D1) I={X}

S={Q0(t),Q1(t)}

O={Z}

©2000-2013 Yrd.Doç.Dr. Feza BUZLUCA

http://akademi.itu.edu.tr/buzluca

7.5

Sayısal Devreler (Lojik Devreleri)

1. F fonksiyonunun ifadesi belirlenir.
D0 = Q0•X' + Q0'•X
D1 = Q1•X' + Q1'•Q0•X + Q1•Q0'•X
2. Sonraki durumlar S+={Q0(t+), Q1(t+)} hesaplanır
Q0+ = D0
(D tipi FF karakteristik fonksiyonu)
Q1+ = D1
(D tipi FF karakteristik fonksiyonu)
Q0+ = Q0•X' + Q0'•X
Q1+ = Q1•X' + Q1'•Q0•X + Q1•Q0'•X
3. Durum geçiş tablosu (Durum transition table) oluşturulur.
Q1+ Q0+

Girişler

X
Q1Q0

0

1

00
01
10
11

00
01
10
11

01
10
11
00

Şimdiki
Durumlar

Tabloyu daha anlaşılır hale
getirmek için durum kodlarına simgeler karşı düşürülür.
00: A
01: B
10: C
11: D
Sonraki

S

A
B
C
D

X

0 1
A B
B C
C D
D A

Durumlar

S: Şimdiki durum S+: Sonraki durum
http://akademi.itu.edu.tr/buzluca

S+

Q1 ve Q0: Durum değişkenleri
©2000-2013 Yrd.Doç.Dr. Feza BUZLUCA

7.6
Sayısal Devreler (Lojik Devreleri)

4. Çıkış fonksiyonunu G'nin ifadesi belirlenir.
Z = Q1•Q0•X
(Mealy modeli, çünkü çıkış hem duruma hem de girişe bağlı)
5. Durum/Çıkış tablosu oluşturulur.
S+,Z
S

A
B
C
D

X

0

1

A,0
B,0
C,0
D,0

B,0
C,0
D,0
A,1

Tablonun Okunması:
Makine A durumundayken
girişten 1 gelirse çıkış 0
olur, saat işaretinden sonra
makine B durumuna geçer.

Bu tablo sonlu durumlu makinenin davranışını
göstermektedir. Bu davranış görsel olarak durum
diyagramları ile de gösterilebilir.
X=0
Z=0

X=0
Z=0

X= 1
Z=0

A

B

X=1
Z=1

X=0
Z=0

X=1
Z=0

X= 1
Z=0

D

C

X=0
Z=0

Makinenin davranışının sözle ifade edilmesi: A durumu başlangıç durumu olarak ele
alınıp diyagram incelendiğinde, bu devrenin girişine 4’ün katları kadar “1” geldiğinde
devrenin çıkışının “1” olduğu, aksi durumlarda ise “0” olduğu görülür.
©2000-2013 Yrd.Doç.Dr. Feza BUZLUCA

http://akademi.itu.edu.tr/buzluca

7.7

Sayısal Devreler (Lojik Devreleri)

JK Flip-flopları ile tasarlanmış bir senkron ardışıl devrelerin çözümlenmesi
Bir önceki örnekten farklı olarak, burada sonraki durum değerleri Qi+
belirlenirken JK flip-flopunun karakteristik fonksiyonu kullanılacaktır.
Hatırlatma: Q+ = J•Q' + K'•Q
Örnek:
X
Y'

J0

Y
Q1

K0

X
Q0
Y
X
Y

Y
Q0'
X
Y'
Q0

CLK

http://akademi.itu.edu.tr/buzluca

J1
K1

J

Q
CLK
Q
K

J

Q
CLK
Q
K

Q0

Q1

X
Q0
Q1
Q0'
Q1'
Y

Z

Mealy
O=G(S,I)

©2000-2013 Yrd.Doç.Dr. Feza BUZLUCA

7.8
Sayısal Devreler (Lojik Devreleri)

1. Flip-flopların girişlerini süren F fonksiyonu:
J0 = X•Y'
K0 = X•Y' + Y•Q1
J1 = X•Q0 + Y
K1 = Y•Q0' + X•Y'•Q0
2. Sonraki durumlar S+={Q0(t+), Q1(t+) } hesaplanır.
(JK tipi FF karakteristik fonksiyonu)
Q0+ = J0•Q0' + K0'•Q0
Q0+ = X•Y'•Q0' + (X•Y' + Y•Q1 )'•Q0
Q0+ = X•Y'•Q0' + X'•Y'•Q0 + X'•Q1'•Q0 + Y•Q1'•Q0
Q0+ = X•Y'•Q0' + X'•Y'•Q0 + Y•Q1'•Q0
(sadeleştirme)
Q1+ = J1•Q1' + K1'•Q1
(JK tipi FF karakteristik fonksiyonu)
Q1+ = (X•Q0 + Y)•Q1' + (Y•Q0' + X•Y'•Q0)'•Q1
Q1+ = X•Q1'•Q0 + Y•Q1' + X'•Y'•Q1 + Y'•Q1•Q0' + X'•Q1•Q0 + Y•Q1•Q0
Q1+ = X•Q1'•Q0 + Y•Q1' + Y•Q0 + X'•Q1•Q0 + Y'•Q1•Q0' (sadeleştirme)
3. Çıkış fonksiyonunun ifadesi belirlenir.
Z = X•Q1•Q0 + Y•Q1'•Q0'
©2000-2013 Yrd.Doç.Dr. Feza BUZLUCA

http://akademi.itu.edu.tr/buzluca

7.9

Sayısal Devreler (Lojik Devreleri)

Durum/Çıkış Tablosu:
Q1+ Q0+ ,Z
Q1Q0
00
01
10
11

S+ ,Z
00
00,0
01,0
10,0
11,0

XY
01
10
10,1 01,0
11,0 10,0
00,0 11,0
10,0 00,1

11
10,1
11,0
00,0
10,1

S
A
B
C
D

00
A,0
B,0
C,0
D,0

X' ·Y' /0

11
C,1
D,0
A,0
C,1

X' ·Y' /0

A

X·Y' /0

Bazı giriş simgelerinin
anlamları:

B
X·Y' /0

Y/0

Y /1

X'⋅Y' anlamı X=0, Y=0
Y /0

X·Y' /1

X' Y' /0
·

XY
01 10
C,1 B,0
D,0 C,0
A,0 D,0
C,0 A,1

C

http://akademi.itu.edu.tr/buzluca

X·Y' /0
X' · Y /0
X· Y /1

D

Y anlamı X=Φ, Y=1
Aslında bu simge iki
farklı giriş kombinezonuna karşı düşmektedir:
X=0, Y=1 and X=1, Y=1
X' ·Y' /0

©2000-2013 Yrd.Doç.Dr. Feza BUZLUCA

7.10
Sayısal Devreler (Lojik Devreleri)

Moore modeline göre tasarlanmış bir ardışıl devrenin çözümlenmesi:
Önceki örneklerde çözümlenen devreler Mealy modeline göre tasarlanmıştı.
Aşağıdaki örnekte verilen devre ise Moore modeline göre tasarlanmıştır.
Görüldüğü gibi Z çıkışı sadece durumlara (Q1,Q0) bağlıdır.
çıkış
giriş

Z

sürme
X

X

D0
X'

D

Q

Q0

CLK Q

Moore
O=G(S)

Q0
Q0 '
D1

D

Q

Q1

CLK Q

Q1
Q1'

saat işareti
CLK

şimdiki durum
©2000-2013 Yrd.Doç.Dr. Feza BUZLUCA

http://akademi.itu.edu.tr/buzluca

7.11

Sayısal Devreler (Lojik Devreleri)

Moore modeline göre tasarlanmış makinelerin çözümlenmesi Mealy modeli ile büyük
ölçüde aynıdır. Sadece çıkış tablosu ve durum geçiş diyagramının oluşturulması
farklıdır.

1. Flip-flopları süren F fonksiyonunun ifadesi belirlenir.
D0 = Q0•X' + Q0'•X
D1 = Q1•X' + Q1'•Q0•X + Q1•Q0'•X
2. Sonraki durumlar S+={Q0(t+), Q1(t+)} hesaplanır
Q0+ = D0
Q1+ = D1
Q0+ = Q0•X' + Q0'•X
Q1+ = Q1•X' + Q1'•Q0•X + Q1•Q0'•X
3. Durum geçiş tablosu oluşturulur.
Q1+ Q0+

S+

X
Q1Q0

0

1

00
01
10
11

00
01
10
11

01
10
11
00

S

Durum kodlarına simgeler
karşı düşürülür.

S: Şimdiki durum S+: Sonraki durum
http://akademi.itu.edu.tr/buzluca

A
B
C
D

X

0 1
A B
B C
C D
D A

Q1 ve Q0: Durum değişkenleri
©2000-2013 Yrd.Doç.Dr. Feza BUZLUCA

7.12
Sayısal Devreler (Lojik Devreleri)

4. Çıkış fonksiyonunun ifadesi belirlenir.
Z = Q1•Q0
(Moore modeli; çıkış sadece durum değişkenlerine bağlı)
5. Durum/Çıkış tablosu oluşturulur.
S+
S

A
B
C
D

X

0

1

Z

A B 0
B C 0
C D 0
D A 1

Moore modelinde çıkış sadece durumların bir
fonksiyonu olduğu için tablonun her satırına bir çıkış
değeri yazılır.
Bu değer, makinenin çıkışının, o satırdaki duruma
gelindiğinde alacağı değerdir.
X=0

X=0

A,0
Moore modelinde durum geçiş
diyagramı çizilirken çıkış değerleri durumların içine yazılır.

B,0
X=1

X=1

X=0

http://akademi.itu.edu.tr/buzluca

X=1

D,1

X=1

C,0
X=0

©2000-2013 Yrd.Doç.Dr. Feza BUZLUCA

7.13

Sayısal Devreler (Lojik Devreleri)

Mealy ve Moore Modellerinde Çıkışların Yorumlanması
Mealy ve Moore modellerinde çıkıştaki değerin hangi anda geçerli olacağı
(çıkışın ne zaman örnekleneceği) farklılık göstermektedir.
Mealy Modeli:
Mealy modelinde çıkış girişlere de bağlı olduğundan girişteki değer
değiştiği anda çıkıştaki değer de değişir.
Buna göre Mealy modeli ile tasarlanan bir makine şu şekilde çalışır:
1. Girişlere (I) değer verilir.
2. Çıkışların değeri, giriş ve o andaki durumun bir fonksiyonu olarak
belirlenir. O=G(S,I)
3. Saat işareti etkin olur. Örneğin çıkan kenar oluşur.
4. Yeni duruma geçilir. Yeni durum, girişin ve o andaki durumun fonksiyonu
olarak belirlenir. S+=F(S,I)

http://akademi.itu.edu.tr/buzluca

©2000-2013 Yrd.Doç.Dr. Feza BUZLUCA

7.14
Sayısal Devreler (Lojik Devreleri)
X=0
Z=0

Örnek: Yanda durum geçiş
diyagramı verilen ve Mealy modeline göre tasarlanmış olan ardışıl
devrenin zamanlama diyagramı
aşağıda gösterilmiştir.

X=0
Z=0

X=1
Z=0

A

B

X=1
Z=1

Durum Kodlaması:
Q1Q0
00 :A
01 :B
X=0
10 :C
Z=0
11 :D

X=1
Z=0

X=1
Z=0

D

C

X=0
Z=0

SAAT
X

0

Q1

0

Q0

0

Z

0

DURUM

A

A

B

C

C

C

D

D

D

A

A

Giriş değiştiği anda çıkış da değişmektedir.
http://akademi.itu.edu.tr/buzluca

©2000-2013 Yrd.Doç.Dr. Feza BUZLUCA

7.15

Sayısal Devreler (Lojik Devreleri)

Moore Modeli:
Moore modelinde çıkışın değeri sadece durum değişkenlerine bağlı olduğundan girişteki değerin değişimi çıkışı hemen etkilemez.
Girişteki değerin çıkış üzerindeki etkisi ancak durum değiştikten sonra
görülür.
Buna göre Moore modeli ile tasarlanan bir makine şu şekilde çalışır:
1. Girişlere (I) değer verilir.
2. Saat işareti etkin olur. Örneğin çıkan kenar oluşur.
3. Yeni duruma geçilir. Yeni durum, girişin ve o andaki durumun fonksiyonu olarak belirlenir. S+=F(S,I)
4. Çıkışların değeri, yeni durumun bir fonksiyonu olarak belirlenir. O=G(S)
Görüldüğü gibi bu modelde girişlerdeki değişimin çıkıştaki etkisi bir saat
darbesi sonra görülür.

http://akademi.itu.edu.tr/buzluca

©2000-2013 Yrd.Doç.Dr. Feza BUZLUCA

7.16
Sayısal Devreler (Lojik Devreleri)
X=0

X=0

Örnek: Yanda durum geçiş
diyagramı verilen ve Moore
modeline göre tasarlanmış olan
ardışıl devrenin zamanlama diyagramı aşağıda gösterilmiştir.

X= 1

A,0

B,0
X=1

X=1

X= 1

D,1

X=0

C,0
X=0

SAAT
X
Q1
Q0

Z

DURUM

A

A

B

C

C

C

D

D

D

A

A

Girişteki değişim çıkışı doğrudan etkilemez.
©2000-2013 Yrd.Doç.Dr. Feza BUZLUCA

http://akademi.itu.edu.tr/buzluca

7.17

Sayısal Devreler (Lojik Devreleri)

Saat İşaretinin (Clock Signal) İşlevi
Dış Girişler
I0-Im
Durum
Q0-Qn

Flip-flopların
girişleri

F
Sonraki durum
lojiği
(kombinezonsal)

X0-Xn

Flipfloplar

Q0-Qn

Ortak saat işareti CLK
Bu devrenin propagasyon gecikmesi vardır.
Çıkış değerleri her zaman geçerli değildir.
Ayrıca (hazard) sorunları da oluşabilir.

Saat işareti etkin
olduğunda (örneğin çıkan
kenar) bu değerler kararlı
ve geçerli olmalı

Flip-flopların da
iç gecikmeleri
vardır.
Kurma zamanı,
tutma zamanı

• Saat işaretinin hızı (periyodu) F devresindeki en büyük gecikmeye (en uzun yol)
göre belirlenir.
• Saat işareti etkin olmadan önce (örneğin çıkan kenar gelmeden önce) F devresi
işini bitirmeli ve flip-flopların girişleri kararlı ve geçerli olmalı.
• F devresindeki olası kazalar da (hazards) saat işareti etkin olmadan önce
sonlanmış olmalıdır.
http://akademi.itu.edu.tr/buzluca

©2000-2013 Yrd.Doç.Dr. Feza BUZLUCA

7.18
Sayısal Devreler (Lojik Devreleri)

Saat işaretinin hızının (periyot) belirlenmesi
Saat işaretinin periyodu (P)

CLK

Kurma Tutma
süresi süresi

Flip-flopun
gecikmesi

Kurma Tutma
süresi süresi
Dış giriş
değerleri verildi.
(kararlı, geçerli)

Flip-flopun çıkışı
(durum değişkeni)
geçerli
http://akademi.itu.edu.tr/buzluca

F devresi
çalışıyor.
F'nin gecikmesi

F devresi işini
tamamlamış olmalı

Pmin= Tutma Sür. + F'deki maks gecikme + Kurma Sür.

Gerçek uygulamalarda bu süre daha uzun seçilir
çünkü girişler anında hazır olamaz.
©2000-2013 Yrd.Doç.Dr. Feza BUZLUCA

7.19

More Related Content

What's hot

Session 9 advance_verification_features
Session 9 advance_verification_featuresSession 9 advance_verification_features
Session 9 advance_verification_featuresNirav Desai
 
Verilog overview
Verilog overviewVerilog overview
Verilog overviewposdege
 
UVM Methodology Tutorial
UVM Methodology TutorialUVM Methodology Tutorial
UVM Methodology TutorialArrow Devices
 
Finite State Machine.ppt.pptx
Finite State Machine.ppt.pptxFinite State Machine.ppt.pptx
Finite State Machine.ppt.pptxSKUP1
 
UVM_TB_20220621_slides-1.pdf
UVM_TB_20220621_slides-1.pdfUVM_TB_20220621_slides-1.pdf
UVM_TB_20220621_slides-1.pdfSamHoney6
 
UNIT-IV .FINITE STATE MACHINES
UNIT-IV .FINITE STATE MACHINESUNIT-IV .FINITE STATE MACHINES
UNIT-IV .FINITE STATE MACHINESDr.YNM
 
Fsm sequence detector
Fsm sequence detector Fsm sequence detector
Fsm sequence detector lpvasam
 
Session 6 sv_randomization
Session 6 sv_randomizationSession 6 sv_randomization
Session 6 sv_randomizationNirav Desai
 
Finding Bugs Faster with Assertion Based Verification (ABV)
Finding Bugs Faster with Assertion Based Verification (ABV)Finding Bugs Faster with Assertion Based Verification (ABV)
Finding Bugs Faster with Assertion Based Verification (ABV)DVClub
 
sequential circuits
sequential circuitssequential circuits
sequential circuitsUnsa Shakir
 
Design and implementation of 32 bit alu using verilog
Design and implementation of 32 bit alu using verilogDesign and implementation of 32 bit alu using verilog
Design and implementation of 32 bit alu using verilogSTEPHEN MOIRANGTHEM
 
Latch & Flip-Flop Design.pptx
Latch & Flip-Flop Design.pptxLatch & Flip-Flop Design.pptx
Latch & Flip-Flop Design.pptxGargiKhanna2
 

What's hot (20)

Fpga 05-verilog-programming
Fpga 05-verilog-programmingFpga 05-verilog-programming
Fpga 05-verilog-programming
 
Verilog
VerilogVerilog
Verilog
 
Session 9 advance_verification_features
Session 9 advance_verification_featuresSession 9 advance_verification_features
Session 9 advance_verification_features
 
Verilog overview
Verilog overviewVerilog overview
Verilog overview
 
Crash course in verilog
Crash course in verilogCrash course in verilog
Crash course in verilog
 
UVM Methodology Tutorial
UVM Methodology TutorialUVM Methodology Tutorial
UVM Methodology Tutorial
 
Verilog tutorial
Verilog tutorialVerilog tutorial
Verilog tutorial
 
Sequential circuits
Sequential circuitsSequential circuits
Sequential circuits
 
Finite State Machine.ppt.pptx
Finite State Machine.ppt.pptxFinite State Machine.ppt.pptx
Finite State Machine.ppt.pptx
 
UVM_TB_20220621_slides-1.pdf
UVM_TB_20220621_slides-1.pdfUVM_TB_20220621_slides-1.pdf
UVM_TB_20220621_slides-1.pdf
 
Switch level modeling
Switch level modelingSwitch level modeling
Switch level modeling
 
UNIT-IV .FINITE STATE MACHINES
UNIT-IV .FINITE STATE MACHINESUNIT-IV .FINITE STATE MACHINES
UNIT-IV .FINITE STATE MACHINES
 
Fsm sequence detector
Fsm sequence detector Fsm sequence detector
Fsm sequence detector
 
Flip Flop
Flip FlopFlip Flop
Flip Flop
 
Session 6 sv_randomization
Session 6 sv_randomizationSession 6 sv_randomization
Session 6 sv_randomization
 
Finding Bugs Faster with Assertion Based Verification (ABV)
Finding Bugs Faster with Assertion Based Verification (ABV)Finding Bugs Faster with Assertion Based Verification (ABV)
Finding Bugs Faster with Assertion Based Verification (ABV)
 
Build your career in physical ASIC design
Build your career in physical ASIC designBuild your career in physical ASIC design
Build your career in physical ASIC design
 
sequential circuits
sequential circuitssequential circuits
sequential circuits
 
Design and implementation of 32 bit alu using verilog
Design and implementation of 32 bit alu using verilogDesign and implementation of 32 bit alu using verilog
Design and implementation of 32 bit alu using verilog
 
Latch & Flip-Flop Design.pptx
Latch & Flip-Flop Design.pptxLatch & Flip-Flop Design.pptx
Latch & Flip-Flop Design.pptx
 

Viewers also liked

Finite state machines
Finite state machinesFinite state machines
Finite state machinesdennis gookyi
 
Sequential logic implementation
Sequential logic implementationSequential logic implementation
Sequential logic implementationArif Siyal
 
Moore and mealy machines
Moore and mealy machinesMoore and mealy machines
Moore and mealy machineslavishka_anuj
 
Jflap İle Otomata Teorisi
Jflap İle Otomata TeorisiJflap İle Otomata Teorisi
Jflap İle Otomata TeorisiYavuz Adabalı
 
Sayisal - Analog Dönüştürücüler
Sayisal - Analog DönüştürücülerSayisal - Analog Dönüştürücüler
Sayisal - Analog Dönüştürücülerhasannyilmazz
 
Finite state machines
Finite state machinesFinite state machines
Finite state machinesgrahamwell
 
Mealy and moore machines
Mealy and moore machinesMealy and moore machines
Mealy and moore machinesgrahamwell
 
Moore and mealy machine
Moore and mealy machineMoore and mealy machine
Moore and mealy machineMian Munib
 

Viewers also liked (10)

Finite state machines
Finite state machinesFinite state machines
Finite state machines
 
Sequential logic implementation
Sequential logic implementationSequential logic implementation
Sequential logic implementation
 
Moore and mealy machines
Moore and mealy machinesMoore and mealy machines
Moore and mealy machines
 
Jflap İle Otomata Teorisi
Jflap İle Otomata TeorisiJflap İle Otomata Teorisi
Jflap İle Otomata Teorisi
 
Sayisal - Analog Dönüştürücüler
Sayisal - Analog DönüştürücülerSayisal - Analog Dönüştürücüler
Sayisal - Analog Dönüştürücüler
 
Matlab
MatlabMatlab
Matlab
 
Finite state machines
Finite state machinesFinite state machines
Finite state machines
 
Mealy and moore machines
Mealy and moore machinesMealy and moore machines
Mealy and moore machines
 
Meley & moore
Meley & mooreMeley & moore
Meley & moore
 
Moore and mealy machine
Moore and mealy machineMoore and mealy machine
Moore and mealy machine
 

More from Feza BUZLUCA

Sayısal Devreler 09, Feza BUZLUCA
Sayısal Devreler 09, Feza BUZLUCASayısal Devreler 09, Feza BUZLUCA
Sayısal Devreler 09, Feza BUZLUCAFeza BUZLUCA
 
Sayısal Devreler 01, Feza BUZLUCA
Sayısal Devreler 01, Feza BUZLUCASayısal Devreler 01, Feza BUZLUCA
Sayısal Devreler 01, Feza BUZLUCAFeza BUZLUCA
 
Bilgisayar Mimarisi 03, Feza BUZLUCA
Bilgisayar Mimarisi 03, Feza BUZLUCABilgisayar Mimarisi 03, Feza BUZLUCA
Bilgisayar Mimarisi 03, Feza BUZLUCAFeza BUZLUCA
 
Bilgisayar Mimarisi 01, Feza BUZLUCA
Bilgisayar Mimarisi 01, Feza BUZLUCABilgisayar Mimarisi 01, Feza BUZLUCA
Bilgisayar Mimarisi 01, Feza BUZLUCAFeza BUZLUCA
 
Bilgisayar Mimarisi 02, Feza BUZLUCA
Bilgisayar Mimarisi 02, Feza BUZLUCABilgisayar Mimarisi 02, Feza BUZLUCA
Bilgisayar Mimarisi 02, Feza BUZLUCAFeza BUZLUCA
 
Bilgisayar Mimarisi 10, Feza BUZLUCA
Bilgisayar Mimarisi 10, Feza BUZLUCABilgisayar Mimarisi 10, Feza BUZLUCA
Bilgisayar Mimarisi 10, Feza BUZLUCAFeza BUZLUCA
 
Bilgisayar Mimarisi 09, Feza BUZLUCA
Bilgisayar Mimarisi 09, Feza BUZLUCABilgisayar Mimarisi 09, Feza BUZLUCA
Bilgisayar Mimarisi 09, Feza BUZLUCAFeza BUZLUCA
 
Bilgisayar Mimarisi 08, Feza BUZLUCA
Bilgisayar Mimarisi 08, Feza BUZLUCABilgisayar Mimarisi 08, Feza BUZLUCA
Bilgisayar Mimarisi 08, Feza BUZLUCAFeza BUZLUCA
 
Bilgisayar Mimarisi 07, Feza BUZLUCA
Bilgisayar Mimarisi 07, Feza BUZLUCABilgisayar Mimarisi 07, Feza BUZLUCA
Bilgisayar Mimarisi 07, Feza BUZLUCAFeza BUZLUCA
 
Bilgisayar Mimarisi 06, Feza BUZLUCA
Bilgisayar Mimarisi 06, Feza BUZLUCABilgisayar Mimarisi 06, Feza BUZLUCA
Bilgisayar Mimarisi 06, Feza BUZLUCAFeza BUZLUCA
 
Bilgisayar Mimarisi 05, Feza BUZLUCA
Bilgisayar Mimarisi 05, Feza BUZLUCABilgisayar Mimarisi 05, Feza BUZLUCA
Bilgisayar Mimarisi 05, Feza BUZLUCAFeza BUZLUCA
 
Bilgisayar Mimarisi 04, Feza BUZLUCA
Bilgisayar Mimarisi 04, Feza BUZLUCABilgisayar Mimarisi 04, Feza BUZLUCA
Bilgisayar Mimarisi 04, Feza BUZLUCAFeza BUZLUCA
 
Bilgisayar Mimarisi Ek B, Feza BUZLUCA
Bilgisayar Mimarisi Ek B, Feza BUZLUCABilgisayar Mimarisi Ek B, Feza BUZLUCA
Bilgisayar Mimarisi Ek B, Feza BUZLUCAFeza BUZLUCA
 
Bilgisayar Mimarisi Ek A, Feza BUZLUCA
Bilgisayar Mimarisi Ek A, Feza BUZLUCABilgisayar Mimarisi Ek A, Feza BUZLUCA
Bilgisayar Mimarisi Ek A, Feza BUZLUCAFeza BUZLUCA
 
Sayısal Devreler 04, Feza BUZLUCA
Sayısal Devreler 04, Feza BUZLUCASayısal Devreler 04, Feza BUZLUCA
Sayısal Devreler 04, Feza BUZLUCAFeza BUZLUCA
 

More from Feza BUZLUCA (15)

Sayısal Devreler 09, Feza BUZLUCA
Sayısal Devreler 09, Feza BUZLUCASayısal Devreler 09, Feza BUZLUCA
Sayısal Devreler 09, Feza BUZLUCA
 
Sayısal Devreler 01, Feza BUZLUCA
Sayısal Devreler 01, Feza BUZLUCASayısal Devreler 01, Feza BUZLUCA
Sayısal Devreler 01, Feza BUZLUCA
 
Bilgisayar Mimarisi 03, Feza BUZLUCA
Bilgisayar Mimarisi 03, Feza BUZLUCABilgisayar Mimarisi 03, Feza BUZLUCA
Bilgisayar Mimarisi 03, Feza BUZLUCA
 
Bilgisayar Mimarisi 01, Feza BUZLUCA
Bilgisayar Mimarisi 01, Feza BUZLUCABilgisayar Mimarisi 01, Feza BUZLUCA
Bilgisayar Mimarisi 01, Feza BUZLUCA
 
Bilgisayar Mimarisi 02, Feza BUZLUCA
Bilgisayar Mimarisi 02, Feza BUZLUCABilgisayar Mimarisi 02, Feza BUZLUCA
Bilgisayar Mimarisi 02, Feza BUZLUCA
 
Bilgisayar Mimarisi 10, Feza BUZLUCA
Bilgisayar Mimarisi 10, Feza BUZLUCABilgisayar Mimarisi 10, Feza BUZLUCA
Bilgisayar Mimarisi 10, Feza BUZLUCA
 
Bilgisayar Mimarisi 09, Feza BUZLUCA
Bilgisayar Mimarisi 09, Feza BUZLUCABilgisayar Mimarisi 09, Feza BUZLUCA
Bilgisayar Mimarisi 09, Feza BUZLUCA
 
Bilgisayar Mimarisi 08, Feza BUZLUCA
Bilgisayar Mimarisi 08, Feza BUZLUCABilgisayar Mimarisi 08, Feza BUZLUCA
Bilgisayar Mimarisi 08, Feza BUZLUCA
 
Bilgisayar Mimarisi 07, Feza BUZLUCA
Bilgisayar Mimarisi 07, Feza BUZLUCABilgisayar Mimarisi 07, Feza BUZLUCA
Bilgisayar Mimarisi 07, Feza BUZLUCA
 
Bilgisayar Mimarisi 06, Feza BUZLUCA
Bilgisayar Mimarisi 06, Feza BUZLUCABilgisayar Mimarisi 06, Feza BUZLUCA
Bilgisayar Mimarisi 06, Feza BUZLUCA
 
Bilgisayar Mimarisi 05, Feza BUZLUCA
Bilgisayar Mimarisi 05, Feza BUZLUCABilgisayar Mimarisi 05, Feza BUZLUCA
Bilgisayar Mimarisi 05, Feza BUZLUCA
 
Bilgisayar Mimarisi 04, Feza BUZLUCA
Bilgisayar Mimarisi 04, Feza BUZLUCABilgisayar Mimarisi 04, Feza BUZLUCA
Bilgisayar Mimarisi 04, Feza BUZLUCA
 
Bilgisayar Mimarisi Ek B, Feza BUZLUCA
Bilgisayar Mimarisi Ek B, Feza BUZLUCABilgisayar Mimarisi Ek B, Feza BUZLUCA
Bilgisayar Mimarisi Ek B, Feza BUZLUCA
 
Bilgisayar Mimarisi Ek A, Feza BUZLUCA
Bilgisayar Mimarisi Ek A, Feza BUZLUCABilgisayar Mimarisi Ek A, Feza BUZLUCA
Bilgisayar Mimarisi Ek A, Feza BUZLUCA
 
Sayısal Devreler 04, Feza BUZLUCA
Sayısal Devreler 04, Feza BUZLUCASayısal Devreler 04, Feza BUZLUCA
Sayısal Devreler 04, Feza BUZLUCA
 

Sayısal Devreler 07, Feza BUZLUCA

  • 1. Ders Notlarının Creative Commons lisansı Feza BUZLUCA’ya aittir. Lisans: http://creativecommons.org/licenses/by-nc-nd/3.0/ Sayısal Devreler (Lojik Devreleri) Eşzamanlı (Senkron) Ardışıl Devreler (Synchronous Sequential Circuits) Ardışıl (sequential) devrelerde çıkış değeri, hem girişlerden gelen değerlere hem de devrenin "durumuna" bağlıdır. Sonlu durumlu makine (finite durum machine) modeline göre oluşturulan bu devrelerde durum bilgileri belleklerde (flip-floplarda) tutulur. Tüm flip-floplar aynı saat işareti ile eşzamanlı tetiklenirler (senkron) . Buna göre makine sadece saat işaretinin etkin geçişlerinde durum değiştirebilir. Eşzamanlı ardışıl devreler iki farklı modele göre tasarlanabilir. a) Mealy Modeli (George H. Mealy, bilgisayar bilimleri, ABD) Bu modelde çıkışlar hem o andaki girişlerin hem de o andaki durumun fonksiyonudur. girişler (I) sonraki durum lojiği F şimdiki durum (S) flip-flop sürme sonraki durum belirleme (I) durum belleği çıkış lojiği şimdiki durum (S) çıkışlar (O) G saat girşi O = G(S,I) saat işareti ©2000-2013 Yrd.Doç.Dr. Feza BUZLUCA http://akademi.itu.edu.tr/buzluca 7.1 Sayısal Devreler (Lojik Devreleri) b) Moore Modeli Edward Forrest Moore (1925-2003) Matematik, bilgisayar bilimleri, ABD Bu modelde çıkışlar sadece durumların bir fonksiyonudur. Girişlerdeki değerler sadece sonraki durumu belirler. Durum bilgisi de çıkıştaki değeri belirler. girişler (I) sonraki durum lojiği F şimdiki durum (S) flip-flop sürme sonraki durum belirleme durum belleği şimdiki durum (S) çıkış lojiği G saat girşi çıkışlar (O) O = G(S) saat işareti Bir modele göre tasarlanmış olan bir devreyi diğer modele dönüştürmek mümkündür. Bir çok devreyi hem Mealy hem de Moore modeline göre tasarlamak mümkündür. http://akademi.itu.edu.tr/buzluca ©2000-2013 Yrd.Doç.Dr. Feza BUZLUCA 7.2
  • 2. Sayısal Devreler (Lojik Devreleri) Eşzamanlı ardışıl devrelerin çözümlenmesi (Analiz) Bir ardışıl devrenin tasarlanıp gerçeklenmesi konusundan önce tasarlanmış olan bir devrenin nasıl çözümleneceği incelenecektir. Hatırlatma: Mealy modelinde bir devrenin gerçeklenmesi aşağıda gösterilmiş olan F (sonraki durum) ve G (çıkış) fonksiyonlarının gerçeklenmesi anlamına gelmektedir. (Bkz. 7.1) S+ = F(S,I) S: Şimdiki durumlar (Durum), O = G(S,I) I: Girişler (Input), S+: Sonraki durumlar O : Çıkışlar (Çıkış) Bir ardışıl devrenin çözümlenmesi (analiz edilmesi) demek, F ve G fonksiyonları şeklinde verilmiş bir devrenin "ne yaptığının" belirlenmesi demektir. Çözümleme 3 adımdan oluşur: 1. Devrenin çiziminden F (sonraki durum) ve G (çıkış) fonksiyonlarının ifadeleri bulunur. 2. F ve G fonksiyonları kullanılarak olası tüm girişler ve şimdiki durumlar için makinenin hangi durumlara geçeceği (sonraki durumlar) ve hangi çıkışları üreteceği bir tablo halinde yazılır. Bu tabloya durum/çıkış tablosu denir. 3. Makinenin işlevini daha iyi görebilmek için durum geçişlerini ve çıkışları grafik olarak gösteren durum geçiş diyagramı çizilir. ©2000-2013 Yrd.Doç.Dr. Feza BUZLUCA http://akademi.itu.edu.tr/buzluca 7.3 Sayısal Devreler (Lojik Devreleri) Sonraki Durumların Bulunması: F fonksiyonu, flip-flopların girişlerine gelecek olan sürücü değerleri belirler. Bu giriş değerleri ise bir saat darbesi sonra flip-flopun içeriğinin hangi değeri alacağını (sonraki durumu) belirler. Gelen giriş değerlerine göre flip-flopun içeriğinin nasıl değişeceğini hesaplamak için flip-flopların karakteristik fonksiyonlarını bilmek gerekir. Flip-flopların karakteristik fonksiyonları: SR FF: JK FF: D FF : T FF : http://akademi.itu.edu.tr/buzluca Q(t+1) = S + R'•Q(t), SR=0 Q(t+1) = J•Q(t)' + K'•Q(t) Q(t+1) = D Q(t+1) = T ⊕ Q(t) ©2000-2013 Yrd.Doç.Dr. Feza BUZLUCA 7.4
  • 3. Sayısal Devreler (Lojik Devreleri) Örnek: Aşağıda çizimi verilmiş olan eşzamanlı ardışıl devreyi çözümleyiniz. sonraki durum lojiği durum belleği F çıkış lojiği G çıkış giriş X Z flipflop sürme X D0 X' D Q Q0 CLK Q Mealy O=G(S,I) Q0 D1 D Q Q1 CLK Q Q1 Q1' Q0' saat işareti şimdiki durum CLK S+={Q0(t+), Q1(t+)} = ff(D0,D1) I={X} S={Q0(t),Q1(t)} O={Z} ©2000-2013 Yrd.Doç.Dr. Feza BUZLUCA http://akademi.itu.edu.tr/buzluca 7.5 Sayısal Devreler (Lojik Devreleri) 1. F fonksiyonunun ifadesi belirlenir. D0 = Q0•X' + Q0'•X D1 = Q1•X' + Q1'•Q0•X + Q1•Q0'•X 2. Sonraki durumlar S+={Q0(t+), Q1(t+)} hesaplanır Q0+ = D0 (D tipi FF karakteristik fonksiyonu) Q1+ = D1 (D tipi FF karakteristik fonksiyonu) Q0+ = Q0•X' + Q0'•X Q1+ = Q1•X' + Q1'•Q0•X + Q1•Q0'•X 3. Durum geçiş tablosu (Durum transition table) oluşturulur. Q1+ Q0+ Girişler X Q1Q0 0 1 00 01 10 11 00 01 10 11 01 10 11 00 Şimdiki Durumlar Tabloyu daha anlaşılır hale getirmek için durum kodlarına simgeler karşı düşürülür. 00: A 01: B 10: C 11: D Sonraki S A B C D X 0 1 A B B C C D D A Durumlar S: Şimdiki durum S+: Sonraki durum http://akademi.itu.edu.tr/buzluca S+ Q1 ve Q0: Durum değişkenleri ©2000-2013 Yrd.Doç.Dr. Feza BUZLUCA 7.6
  • 4. Sayısal Devreler (Lojik Devreleri) 4. Çıkış fonksiyonunu G'nin ifadesi belirlenir. Z = Q1•Q0•X (Mealy modeli, çünkü çıkış hem duruma hem de girişe bağlı) 5. Durum/Çıkış tablosu oluşturulur. S+,Z S A B C D X 0 1 A,0 B,0 C,0 D,0 B,0 C,0 D,0 A,1 Tablonun Okunması: Makine A durumundayken girişten 1 gelirse çıkış 0 olur, saat işaretinden sonra makine B durumuna geçer. Bu tablo sonlu durumlu makinenin davranışını göstermektedir. Bu davranış görsel olarak durum diyagramları ile de gösterilebilir. X=0 Z=0 X=0 Z=0 X= 1 Z=0 A B X=1 Z=1 X=0 Z=0 X=1 Z=0 X= 1 Z=0 D C X=0 Z=0 Makinenin davranışının sözle ifade edilmesi: A durumu başlangıç durumu olarak ele alınıp diyagram incelendiğinde, bu devrenin girişine 4’ün katları kadar “1” geldiğinde devrenin çıkışının “1” olduğu, aksi durumlarda ise “0” olduğu görülür. ©2000-2013 Yrd.Doç.Dr. Feza BUZLUCA http://akademi.itu.edu.tr/buzluca 7.7 Sayısal Devreler (Lojik Devreleri) JK Flip-flopları ile tasarlanmış bir senkron ardışıl devrelerin çözümlenmesi Bir önceki örnekten farklı olarak, burada sonraki durum değerleri Qi+ belirlenirken JK flip-flopunun karakteristik fonksiyonu kullanılacaktır. Hatırlatma: Q+ = J•Q' + K'•Q Örnek: X Y' J0 Y Q1 K0 X Q0 Y X Y Y Q0' X Y' Q0 CLK http://akademi.itu.edu.tr/buzluca J1 K1 J Q CLK Q K J Q CLK Q K Q0 Q1 X Q0 Q1 Q0' Q1' Y Z Mealy O=G(S,I) ©2000-2013 Yrd.Doç.Dr. Feza BUZLUCA 7.8
  • 5. Sayısal Devreler (Lojik Devreleri) 1. Flip-flopların girişlerini süren F fonksiyonu: J0 = X•Y' K0 = X•Y' + Y•Q1 J1 = X•Q0 + Y K1 = Y•Q0' + X•Y'•Q0 2. Sonraki durumlar S+={Q0(t+), Q1(t+) } hesaplanır. (JK tipi FF karakteristik fonksiyonu) Q0+ = J0•Q0' + K0'•Q0 Q0+ = X•Y'•Q0' + (X•Y' + Y•Q1 )'•Q0 Q0+ = X•Y'•Q0' + X'•Y'•Q0 + X'•Q1'•Q0 + Y•Q1'•Q0 Q0+ = X•Y'•Q0' + X'•Y'•Q0 + Y•Q1'•Q0 (sadeleştirme) Q1+ = J1•Q1' + K1'•Q1 (JK tipi FF karakteristik fonksiyonu) Q1+ = (X•Q0 + Y)•Q1' + (Y•Q0' + X•Y'•Q0)'•Q1 Q1+ = X•Q1'•Q0 + Y•Q1' + X'•Y'•Q1 + Y'•Q1•Q0' + X'•Q1•Q0 + Y•Q1•Q0 Q1+ = X•Q1'•Q0 + Y•Q1' + Y•Q0 + X'•Q1•Q0 + Y'•Q1•Q0' (sadeleştirme) 3. Çıkış fonksiyonunun ifadesi belirlenir. Z = X•Q1•Q0 + Y•Q1'•Q0' ©2000-2013 Yrd.Doç.Dr. Feza BUZLUCA http://akademi.itu.edu.tr/buzluca 7.9 Sayısal Devreler (Lojik Devreleri) Durum/Çıkış Tablosu: Q1+ Q0+ ,Z Q1Q0 00 01 10 11 S+ ,Z 00 00,0 01,0 10,0 11,0 XY 01 10 10,1 01,0 11,0 10,0 00,0 11,0 10,0 00,1 11 10,1 11,0 00,0 10,1 S A B C D 00 A,0 B,0 C,0 D,0 X' ·Y' /0 11 C,1 D,0 A,0 C,1 X' ·Y' /0 A X·Y' /0 Bazı giriş simgelerinin anlamları: B X·Y' /0 Y/0 Y /1 X'⋅Y' anlamı X=0, Y=0 Y /0 X·Y' /1 X' Y' /0 · XY 01 10 C,1 B,0 D,0 C,0 A,0 D,0 C,0 A,1 C http://akademi.itu.edu.tr/buzluca X·Y' /0 X' · Y /0 X· Y /1 D Y anlamı X=Φ, Y=1 Aslında bu simge iki farklı giriş kombinezonuna karşı düşmektedir: X=0, Y=1 and X=1, Y=1 X' ·Y' /0 ©2000-2013 Yrd.Doç.Dr. Feza BUZLUCA 7.10
  • 6. Sayısal Devreler (Lojik Devreleri) Moore modeline göre tasarlanmış bir ardışıl devrenin çözümlenmesi: Önceki örneklerde çözümlenen devreler Mealy modeline göre tasarlanmıştı. Aşağıdaki örnekte verilen devre ise Moore modeline göre tasarlanmıştır. Görüldüğü gibi Z çıkışı sadece durumlara (Q1,Q0) bağlıdır. çıkış giriş Z sürme X X D0 X' D Q Q0 CLK Q Moore O=G(S) Q0 Q0 ' D1 D Q Q1 CLK Q Q1 Q1' saat işareti CLK şimdiki durum ©2000-2013 Yrd.Doç.Dr. Feza BUZLUCA http://akademi.itu.edu.tr/buzluca 7.11 Sayısal Devreler (Lojik Devreleri) Moore modeline göre tasarlanmış makinelerin çözümlenmesi Mealy modeli ile büyük ölçüde aynıdır. Sadece çıkış tablosu ve durum geçiş diyagramının oluşturulması farklıdır. 1. Flip-flopları süren F fonksiyonunun ifadesi belirlenir. D0 = Q0•X' + Q0'•X D1 = Q1•X' + Q1'•Q0•X + Q1•Q0'•X 2. Sonraki durumlar S+={Q0(t+), Q1(t+)} hesaplanır Q0+ = D0 Q1+ = D1 Q0+ = Q0•X' + Q0'•X Q1+ = Q1•X' + Q1'•Q0•X + Q1•Q0'•X 3. Durum geçiş tablosu oluşturulur. Q1+ Q0+ S+ X Q1Q0 0 1 00 01 10 11 00 01 10 11 01 10 11 00 S Durum kodlarına simgeler karşı düşürülür. S: Şimdiki durum S+: Sonraki durum http://akademi.itu.edu.tr/buzluca A B C D X 0 1 A B B C C D D A Q1 ve Q0: Durum değişkenleri ©2000-2013 Yrd.Doç.Dr. Feza BUZLUCA 7.12
  • 7. Sayısal Devreler (Lojik Devreleri) 4. Çıkış fonksiyonunun ifadesi belirlenir. Z = Q1•Q0 (Moore modeli; çıkış sadece durum değişkenlerine bağlı) 5. Durum/Çıkış tablosu oluşturulur. S+ S A B C D X 0 1 Z A B 0 B C 0 C D 0 D A 1 Moore modelinde çıkış sadece durumların bir fonksiyonu olduğu için tablonun her satırına bir çıkış değeri yazılır. Bu değer, makinenin çıkışının, o satırdaki duruma gelindiğinde alacağı değerdir. X=0 X=0 A,0 Moore modelinde durum geçiş diyagramı çizilirken çıkış değerleri durumların içine yazılır. B,0 X=1 X=1 X=0 http://akademi.itu.edu.tr/buzluca X=1 D,1 X=1 C,0 X=0 ©2000-2013 Yrd.Doç.Dr. Feza BUZLUCA 7.13 Sayısal Devreler (Lojik Devreleri) Mealy ve Moore Modellerinde Çıkışların Yorumlanması Mealy ve Moore modellerinde çıkıştaki değerin hangi anda geçerli olacağı (çıkışın ne zaman örnekleneceği) farklılık göstermektedir. Mealy Modeli: Mealy modelinde çıkış girişlere de bağlı olduğundan girişteki değer değiştiği anda çıkıştaki değer de değişir. Buna göre Mealy modeli ile tasarlanan bir makine şu şekilde çalışır: 1. Girişlere (I) değer verilir. 2. Çıkışların değeri, giriş ve o andaki durumun bir fonksiyonu olarak belirlenir. O=G(S,I) 3. Saat işareti etkin olur. Örneğin çıkan kenar oluşur. 4. Yeni duruma geçilir. Yeni durum, girişin ve o andaki durumun fonksiyonu olarak belirlenir. S+=F(S,I) http://akademi.itu.edu.tr/buzluca ©2000-2013 Yrd.Doç.Dr. Feza BUZLUCA 7.14
  • 8. Sayısal Devreler (Lojik Devreleri) X=0 Z=0 Örnek: Yanda durum geçiş diyagramı verilen ve Mealy modeline göre tasarlanmış olan ardışıl devrenin zamanlama diyagramı aşağıda gösterilmiştir. X=0 Z=0 X=1 Z=0 A B X=1 Z=1 Durum Kodlaması: Q1Q0 00 :A 01 :B X=0 10 :C Z=0 11 :D X=1 Z=0 X=1 Z=0 D C X=0 Z=0 SAAT X 0 Q1 0 Q0 0 Z 0 DURUM A A B C C C D D D A A Giriş değiştiği anda çıkış da değişmektedir. http://akademi.itu.edu.tr/buzluca ©2000-2013 Yrd.Doç.Dr. Feza BUZLUCA 7.15 Sayısal Devreler (Lojik Devreleri) Moore Modeli: Moore modelinde çıkışın değeri sadece durum değişkenlerine bağlı olduğundan girişteki değerin değişimi çıkışı hemen etkilemez. Girişteki değerin çıkış üzerindeki etkisi ancak durum değiştikten sonra görülür. Buna göre Moore modeli ile tasarlanan bir makine şu şekilde çalışır: 1. Girişlere (I) değer verilir. 2. Saat işareti etkin olur. Örneğin çıkan kenar oluşur. 3. Yeni duruma geçilir. Yeni durum, girişin ve o andaki durumun fonksiyonu olarak belirlenir. S+=F(S,I) 4. Çıkışların değeri, yeni durumun bir fonksiyonu olarak belirlenir. O=G(S) Görüldüğü gibi bu modelde girişlerdeki değişimin çıkıştaki etkisi bir saat darbesi sonra görülür. http://akademi.itu.edu.tr/buzluca ©2000-2013 Yrd.Doç.Dr. Feza BUZLUCA 7.16
  • 9. Sayısal Devreler (Lojik Devreleri) X=0 X=0 Örnek: Yanda durum geçiş diyagramı verilen ve Moore modeline göre tasarlanmış olan ardışıl devrenin zamanlama diyagramı aşağıda gösterilmiştir. X= 1 A,0 B,0 X=1 X=1 X= 1 D,1 X=0 C,0 X=0 SAAT X Q1 Q0 Z DURUM A A B C C C D D D A A Girişteki değişim çıkışı doğrudan etkilemez. ©2000-2013 Yrd.Doç.Dr. Feza BUZLUCA http://akademi.itu.edu.tr/buzluca 7.17 Sayısal Devreler (Lojik Devreleri) Saat İşaretinin (Clock Signal) İşlevi Dış Girişler I0-Im Durum Q0-Qn Flip-flopların girişleri F Sonraki durum lojiği (kombinezonsal) X0-Xn Flipfloplar Q0-Qn Ortak saat işareti CLK Bu devrenin propagasyon gecikmesi vardır. Çıkış değerleri her zaman geçerli değildir. Ayrıca (hazard) sorunları da oluşabilir. Saat işareti etkin olduğunda (örneğin çıkan kenar) bu değerler kararlı ve geçerli olmalı Flip-flopların da iç gecikmeleri vardır. Kurma zamanı, tutma zamanı • Saat işaretinin hızı (periyodu) F devresindeki en büyük gecikmeye (en uzun yol) göre belirlenir. • Saat işareti etkin olmadan önce (örneğin çıkan kenar gelmeden önce) F devresi işini bitirmeli ve flip-flopların girişleri kararlı ve geçerli olmalı. • F devresindeki olası kazalar da (hazards) saat işareti etkin olmadan önce sonlanmış olmalıdır. http://akademi.itu.edu.tr/buzluca ©2000-2013 Yrd.Doç.Dr. Feza BUZLUCA 7.18
  • 10. Sayısal Devreler (Lojik Devreleri) Saat işaretinin hızının (periyot) belirlenmesi Saat işaretinin periyodu (P) CLK Kurma Tutma süresi süresi Flip-flopun gecikmesi Kurma Tutma süresi süresi Dış giriş değerleri verildi. (kararlı, geçerli) Flip-flopun çıkışı (durum değişkeni) geçerli http://akademi.itu.edu.tr/buzluca F devresi çalışıyor. F'nin gecikmesi F devresi işini tamamlamış olmalı Pmin= Tutma Sür. + F'deki maks gecikme + Kurma Sür. Gerçek uygulamalarda bu süre daha uzun seçilir çünkü girişler anında hazır olamaz. ©2000-2013 Yrd.Doç.Dr. Feza BUZLUCA 7.19