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System verilogによるテストベンチ実践会

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2017年08月26日に開催された、「System verilogによるテストベンチ実践会(2017夏)」のSystemVerilog初めての人グループに参加しました。
当チーム「Team初心者's」は3名で、分担して作業しなんとか動作確認まで行うことができました。
使用した本はCQ出版社の「SystemVerilog設計スタートアップ」で、第5部10章です。

Published in: Engineering
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System verilogによるテストベンチ実践会

  1. 1. SystemVerilog初めて人 グループ 2017/08/26(土) 10:00-18:00 Team:初心者's SystemVerilogによるテストベンチ実践会 (2017夏)
  2. 2. 目次 はじめに 簡易CPUバス・モデルはどうなってる? RTL足りてる? プログラム 検証できる? 実行結果 拡大波形 まとめ
  3. 3. はじめに SystemVerilog初めて人にエントリー 内容 テストベンチとは タスクによるテストプログラム BFMによるテストプログラム チーム 初心者's みんなSystemVerilogは初心者 SystemVerilog設計スタートアップ 第10章 SystemVerilogで簡易CPUバス・モデルを記述にそって、ソースを入力して みよう。 できれば動かしてみよう。 ツールはVivado Sim か ModelSim 動く方 (^^;);
  4. 4. 簡易CPUバス・モデルはどうなってる? まず中身を知ろう リスト10-1 簡易CPUバス・モデルのSystemVerilogによる実装 GenericCPU CPU本体 クロック、リセット、バス入力 initial begin end 表示、命令コード読み込み、リセット(Reset) always begin end リセット Reset 命令デコード呼び(Decode) 表示 実行(Execute) レジスタ表示(DumpReg) 命令コードも function Fetch メモリからプログラムコード呼び出し function Decode 命令デコード code[8:0],r0[3:0],r1[3:0],imm[15:0] task Reset 初期リセット task Excecute CPUコア ADD,SUB,MOV,SETHI,SETLO,CMP,JMP,JEQ,JGT,JLT,LOAD,STORE,HALT,FINISH 等の各命令実行 task Load メモリからのロード task Store メモリへのストア task DumpReg
  5. 5. RTL足りてる? 動かしたいが、なにか足りない OPCODE.vhとプログラムだ! どうしよう? -> 解析結果より適当に作成 OPCODE.vh // opcode `define ADD 8'h00 `define SUB 8'h01 `define MOV 8'h02 `define SETHI 8'h03 `define SETLO 8'h04 `define CMP 8'h05 `define JMP 8'h06 `define JEQ 8'h07 `define JGT 8'h08 `define JLT 8'h09 `define LOAD 8'h0A `define STORE 8'h0B `define HALT 8'h0C `define FINISH 8'h0D
  6. 6. プログラム レジスタに値をロードして、足し算して、値を別レジスタに移動 するだけ test.hex // instruction // code[7:0],r0[3:0],r1[3:0],imm[15:0] 03_1_0_1234 // SETHI reg1,16'h1234 04_1_0_5678 // SETLO reg1,16'h5678 03_2_0_1111 // SETHI reg2,16'h1111 04_2_0_1111 // SETHO reg2,16'h1111 00_1_2_0000 // ADD reg1,reg2 -> reg1 02_3_1_0000 // MOV reg3,reg1 0C_0_0_0000 // HALT 0D_0_0_0000 // FINISH ※ レジスタR0は常に0のレジスタなので今回は使用しない
  7. 7. 検証できる? CPUはできた動かそう。 テストベンチ(接続階層)は リスト10-9(b)でよさそう なにかたりない Clockモジュール 無い Resetモジュール 無い GenericCPUモジュール これは作成した Memoryモジュール 無い ないものは作成しよう! 以下3つを作成した Memory.sv Clock.sv Reset.sv
  8. 8. 実行結果 ModelSim波形
  9. 9. 拡大波形 Modelsim 波形 拡大 PC R1 R2 R3
  10. 10. まとめ 簡易CPUバスモデルを入力し、CPUを動作させるこ とができた。 SystemVerilogで可能となった記述方法を知ること ができた。 インターフェースによる接続は残念ながら時間切れ でできなかった。

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