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Testing of interconnect defects in memory based reconfigurable logic device(mrld)

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Testing of interconnect defects in memory based reconfigurable logic device(mrld)についてまとめ

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Testing of interconnect defects in memory based reconfigurable logic device(mrld)

  1. 1. Testing of Interconnect Defects in Memory Based Reconfigurable Logic Device (MRLD) 計算機システム研究室B4 中岡典弘
  2. 2. 目次 1. ABSTRACT 2. BACKGROUND 3. MEMORY BASED RECONFIGURABLE LOGIC DEVICE 4. INTERCONNECT DEFECTS IN MRLD 5. TESTING THE INTERCONNECT FAULT OF MRLD 6. EXPERIMENTAL RESULTS 7. CONCLUSIONS 8. FUTURE WORK 1
  3. 3. ABSTRACT • MRLDのアーキテクチャと動作原理 • MRLD上での縮退故障とブリッジ故障といった配線欠陥の パターン生成のためのテスト戦略とアルゴリズムの提案 2
  4. 4. BACKGROUND • FPGAはFlexibleでScalableなプラットフォームで高速な 開発サイクルとハイパフォーマンス,低設計コスト, 長期メンテナンス性を実現している • FPGAはFlexible,ScalableであるためにASICと比較すると 面積(x20~35),遅延時間(x3~4),消費電力(x10) 3
  5. 5. FPGA Architecture(SRAM based) • CLB 論理ブロック • IOB 入出力ブロック • SM,PSB プログラマブルインターコネクトリソース CLBとIOBの入出力を接続する ルーティングパスを提供 チップ領域のほぼ90%,遅延の40~80%, 消費電力の60~70%を占める 4
  6. 6. BACKGROUND • 大量の相互接続リソース ⇒多層配線アーキテクチャ • FPGAブロックをSoC内に統合(高度な製造技術) ⇒製造コスト高 • 大面積,遅延,消費電力の問題 ⇒FPGAを使わない ∴低コスト,低消費電力,低遅延のリコンフィギャラブルデバイスが必要 ⇒MRLD(Memory Based Reconfigurable Device) 5
  7. 7. MEMORY BASED RECONFIGURABLE LOGIC DEVICE 6
  8. 8. MRLD Architecture • MRLD SRAMのような一般的なメモリセルで構成 特殊な内部接続構造のMLUTの配列 MLUTがMLUTアレイの内側⇒ アドレス入力は隣接MLUTのデータ出力へ データ出力は隣接MLUTのアドレス入力へ MLUTがMLUTアレイの端⇒ 外側のアドレス入力とデータ出力は外部I/Oへ 内側のアドレス入力とデータ出力は 対応するアドレス入力とデータ出力へ • MLUT 複数のSRAM,m-bitのアドレス入力と m-bitのデータ出力で構成される 再構成可能な要素 7
  9. 9. MLUT Structure • 非同期SRAMと同期SRAMの各対は MLUTのアドレス入力の半分を共有 • SRAMのデータ線は互いにORゲートで接続され XORゲートを介して8bitの出力制御レジスタで制御 • 各SRAMは単一LUTとして動作 • 対応する真理値表をSRAMに書き込むことで ロジックまたはワイヤをLUTに構成 • ロジックの競合を避けるため,非同期SRAMと 同期SRAMで同時にコンフィギュレーションを 実行することはできない • 非同期(同期)動作はアドレス遷移を検出して MLUTへの対応する制御信号を生成する 非同期遷移検出器(ATD)で制御 • 各MLUTはメモリモードまたはロジック コンフィギュレーションモードで動作 8
  10. 10. Logic Reconfiguration on MRLD • SRAM1にANDゲートとORゲート SRAM2にXORゲートと配線,INVERTERを構成 • A0~A3の入力よりD0~D2の出力が決定 • A4~A7の入力よりD4~D6の出力が決定 ⇒2つの真理値表が作成 • XORゲートを介してOCRによって出力は制御 • XOR機能をオフにするため,OCRをALL0 • 出力論理はOCRによって決定 9
  11. 11. Logic Reconfiguration on MRLD • OR,NOR,AND,NANDゲートを構成 • ORゲートの入力:A0,A4 出力:D0 OCR:C0 • NORゲートの入力:A1,A5 出力:D1 OCR:C1 • ANDゲートの入力:A2,A6 出力:D2 OCR:C2 • NANDゲートの入力:A3,A7 出力:D3 OCR:C3 10
  12. 12. Logic Reconfiguration on MRLD • 2つのMLUTに論理回路を構成 2つの入力a,b 2つの内部信号線c,d 出力e 1. 2つのサブ論理に分割 2. 各サブ論理に従い真理値表を作成 3. MLUT内のSRAMに真理値表を書き込む • FPGAと違い,ロジックインターコネクトとして MLUTにワイヤを設定できる 11
  13. 13. INTERCONNECT DEFECTS IN MRLD 12
  14. 14. Stuck-at fault 13 • D5(MLUT1)とA5(MLUT2)の間に1縮退故障を仮定 • MLUT2のOR出力を1に固定 • MLUT1のD4の論理値の伝搬をブロック
  15. 15. Bridge fault 14 • MRLDでは障害の伝搬方向に応じて2種類 • D5(MLUT1)とA5(MLUT2)の間にブリッジ故障を仮定 Right Bridge D5(MLUT1)→A5(MLUT2) Left Bridge D5(MLUT2)→A5(MLUT1) • RB faultの場合,A5(MLUT2)に適用される 論理値の変化を引き起こす ⇒MLUT2に構成されたORゲートで論理故障
  16. 16. TESTING THE INTERCONNECT FAULT OF MRLD 15
  17. 17. Test strategy 16 • MLUTはADペア相互接続で接続され,MLUTのアドレス入力は隣接MLUTのデータ出力 ⇒MRLDのデータフローは[アドレス→論理→アドレス→論理→アドレス…]と表現 • ADペア相互接続における故障はMLUTの異なる内容にアクセスするアドレスの変更を 引き起こす可能性 • MRLDの配線故障をテストするために テストデータをMLUTのSRAMに格納し,MRLDのロジック出力の変化を観察 • 2種類のテスト刺激を定義 1. 外部パターン MRLDの外部ロジック入力に適用されるパターン 2. 試験キューブ 故障励起(または伝搬)のためにMLUTのLUTに記憶された試験データ
  18. 18. Testing for stuck-at interconnect faults 17 • MLUTが8組のAD相互接続[A7:A0]と[D7:D0]で構成され,A0に1縮退故障を仮定 • [A7:A0]にパターン[00000000]を適用すると,データ出力には[00000001]の内容 • ALL0アドレスの内容が他のアドレスと異なるデータをMLUTのLUTに書き込むと 1縮退故障が検出される可能性 • m対のAD相互接続を有するMLUTについて考える 4つの2 𝑚 2 word×m-bit SRAM(同期SRAMx2 非同期SRAMx2) • 1縮退故障のテスト生成 • テストキューブ 1. すべてのSRAMについて,A[m-1:0]=ALL0 のときD[m-1:0]=ALL0 2. A[ 𝑚 2 -1:0]≠ALL0 のときD[m-1: 𝑚 2 ]=ALL0 , D[ 𝑚 2 -1:0]=ALL1 3. A[m-1: 𝑚 2 ]≠ALL0 のときD[m-1: 𝑚 2 ]=ALL1 , D[ 𝑚 2 -1:0]=ALL0 • 外部パターン A[m-1:0]にALL0パターンを適用
  19. 19. Testing for stuck-at interconnect faults 18 • SRAM1にTest Cube1を SRAM2にTest Cube2を書き込む • [A7:A0]にALL0を適用 故障がない場合 [D7:D0] = ALL0 A0が1縮退故障と仮定 [A7:A0]に[00000001]を適用 SRAM1は[D7:D0]は[11110000]を出力 出力が隣接するMLUTに伝搬 最終的なMLUTのデータ出力(I/O Port) [D7:D0] = ALL1
  20. 20. Testing for stuck-at interconnect faults 19 • 以下の場所に1縮退故障が発生と仮定したときの伝搬
  21. 21. Testing for stuck-at interconnect faults 20 • 0縮退故障のテスト生成 • テストキューブ 1. すべてのSRAMについて,A[m-1:0] ≠ ALL0 のときD[m-1:0]=ALL0 2. A[ 𝑚 2 -1:0]=ALL1 のときD[m-1: 𝑚 2 ]=ALL1 , D[ 𝑚 2 -1:0]=ALL0 3. A[m-1: 𝑚 2 ]=ALL1 のときD[m-1: 𝑚 2 ]=ALL0 , D[ 𝑚 2 -1:0]=ALL1 • 外部パターン A[m-1:0]にALL1パターンを適用
  22. 22. Testing for stuck-at interconnect faults 21 • SRAM1にTest Cube1を SRAM2にTest Cube2を書き込む • [A7:A0]にALL1を適用 故障がない場合 [D7:D0] = ALL1 A0が0縮退故障と仮定 [A7:A0]に[11111110]を適用 SRAM1は[D7:D0]は[00000000]を出力 出力が隣接するMLUTに伝搬 最終的なMLUTのデータ出力(I/O Port) [D7:D0] = ALL0
  23. 23. Bridge interconnect faults testing • RB故障とLB故障では 伝搬の方向が異なる ⇒個別にテストが必要 • RB故障の場合 (cf. Fig.8) OR型⇒ 故障アドレスライン0 隣接データライン1 AND型⇒ 故障アドレスライン1 隣接データライン0 22
  24. 24. Bridge interconnect faults testing • 全てのRB故障をテストするには OR型 全てのMLUTの右データ出力 ALL0 左データ出力 ALL1 AND型 全てのMLUTの右データ出力 ALL1 左データ出力 ALL0 • 全てのLB故障をテストするには OR型 全てのMLUTの右データ出力 ALL1 左データ出力 ALL0 AND型 全てのMLUTの右データ出力 ALL0 左データ出力 ALL1 23
  25. 25. Bridge interconnect faults testing • RB,LB故障をテストするため Fault Excitation(FE)テストキューブ Fault Propagation(FP)テストキューブを生成 • FEテストキューブ OR(AND)型のブリッジ故障のために故障アドレス線の 隣接データ線に1(0)をそれぞれ発生することでブリッジ故障を 励起するために使用 • FPテストキューブ 故障アドレス線に0(1)を生成し,外部I/Oに故障を伝搬するために使用 24
  26. 26. Bridge interconnect faults testing • OR型ブリッジ故障のテスト生成 • FEテストキューブ 1. A[ 𝑚 2 -1:0] のときD[m-1: 𝑚 2 ]=ALL1 , D[ 𝑚 2 -1:0]=ALL0 2. A[m-1: 𝑚 2 ] のときD[m-1: 𝑚 2 ]=ALL0 , D[ 𝑚 2 -1:0]=ALL1 • FPテストキューブ 1縮退故障のテストキューブと同じ • 外部パターン MRLDの外部アドレスにALL0パターンを適用 25
  27. 27. Bridge interconnect faults testing • AND型ブリッジ故障のテスト生成 • FEテストキューブ 1. A[ 𝑚 2 -1:0] のときD[m-1:0]=ALL0 2. A[m-1: 𝑚 2 ] のときD[m-1:0]=ALL0 • FPテストキューブ 0縮退故障のテストキューブと同じ • 外部パターン MRLDの外部アドレスにALL1パターンを適用 26
  28. 28. Bridge interconnect faults testing • RB故障をテストするにはMLUTごとに FE及びFPテストキューブの書き込みが必要 • X Columnが奇数番号 A[m-1: 𝑚 2 ]のFEキューブとA[ 𝑚 2 -1:0]のFPキューブ • X Columnが偶数番号 A[ 𝑚 2 -1:0]のFEキューブとA[m-1: 𝑚 2 ]のFPキューブ 27
  29. 29. Bridge interconnect faults testing • RB故障(OR型)を仮定 D5(MLUT1)→A5(MLUT2)と D5(MLUT2)→A5(MLUT1)の間に ブリッジ故障 • FE,FPテストキューブを書き込む • MLUT1,2にALL0パターンを適用 故障がない場合 MLUT1 [D7:D4] ALL0 ⇒MLUT2 [D3:D0] ALL0 A5(MLUT2)がブリッジ故障の場合 [A7:A4] = [0010] ⇒MLUT2 [D3:D0] = ALL1 出力が隣接するMLUTに伝搬 28
  30. 30. Bridge interconnect faults testing • 以下の場所にOR型ブリッジ故障(RB)が発生したと仮定 29
  31. 31. Bridge interconnect faults testing • RB故障(AND型)を仮定 • MLUT1,2にALL1パターンを適用 故障がない場合 MLUT1 [D7:D4] ALL1 ⇒MLUT2 [D3:D0] ALL1 A5(MLUT2)がブリッジ故障の場合 [A7:A4] = [1101] ⇒MLUT2 [D3:D0] = ALL0 出力が隣接するMLUTに伝搬 30
  32. 32. Bridge interconnect faults testing • LB故障をテストするにはMLUTごとに FE及びFPテストキューブの書き込みを反転するだけで良い ⇒RB故障の逆で設定する • X Columnが奇数番号 A[ 𝑚 2 -1:0]のFEキューブとA[m-1: 𝑚 2 ]のFPキューブ • X Columnが偶数番号 A[m-1: 𝑚 2 ]のFEキューブとA[ 𝑚 2 -1:0]のFPキューブ 31
  33. 33. EXPERIMENTAL RESULTS 32
  34. 34. MRLD Architecture for Evaluation • 6x6個のMLUT配置したMRLDを設計 • 各MLUTは16対のAD相互接続 4つの256word x 8-bitのSRAM (2つが非同期,2つが同期) • ModelSimを用いた 論理シミュレーションで検証 • 故障ノードを注入 33
  35. 35. Detection of Stuck-at-0 fault 34
  36. 36. Detection of Stuck-at-1 fault 35
  37. 37. Detection of OR-type Right Bridge fault 36
  38. 38. Detection of OR-type Left Bridge fault 37
  39. 39. CONCLUSIONS • MRLDは低コスト,低消費電力,低遅延のメリットを持ち FPGAに代わる有望なリコンフィギャラブルデバイス • 配線欠陥へのテスト戦略とテストパターン生成方法を提案 • 1回のテストですべての相互接続故障を検出 38
  40. 40. FUTURE WORK • MRLDにおける遅延故障のメカニズムを解析し 遅延故障のテスト手法を開発 39

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