Successfully reported this slideshow.
We use your LinkedIn profile and activity data to personalize ads and to show you more relevant ads. You can change your ad preferences anytime.
Test Method for the Bridge Interconnect
Faults in Memory Based Reconfigurable-
Logic-Device(MRLD) Considering the
Place-an...
Outline
1. Abstract
2. Background
3. MRLD Architecture
4. AD-pair bridge interconnect faults
5. DD-pair bridge interconnec...
Abstract
• Place-and-Routeを考慮したMLUTにおける配線間の
DDペアブリッジ故障を検出するためのテスト手法を提案
2
Background
• [1]の論文では縮退故障とADペアブリッジ故障に対する
テスト手法を提案
• 今回はDDペアブリッジ故障に対するテスト手法
3[1] Testing of Interconnect Defects in Memory ...
MRLD Architecture
4
MRLD Architecture
• MRLD
SRAMのような一般的なメモリセルで構成
特殊な内部接続構造のMLUTの配列
MLUTがMLUTアレイの内側⇒
アドレス入力は隣接MLUTのデータ出力へ
データ出力は隣接MLUTのアドレス入力へ...
MLUT Structure
• 非同期SRAMと同期SRAMの各対は
MLUTのアドレス入力の半分を共有
• SRAMのデータ線は互いにORゲートで接続され
XORゲートを介して8bitの出力制御レジスタで制御
• 各SRAMは単一LUTとし...
Logic Reconfiguration on MRLD
• SRAM1にANDゲートとORゲート
SRAM2にXORゲートと配線,INVERTERを構成
• A0~A3の入力よりD0~D2の出力が決定
• A4~A7の入力よりD4~D6の出...
AD-pair Bridge interconnect faults
8
Bridge interconnect faults testing
• RB故障とLB故障では
伝搬の方向が異なる
⇒個別にテストが必要
• RB故障の場合 (cf. Fig.8)
OR型⇒
故障アドレスライン0
隣接データライン1
AND型...
Bridge interconnect faults testing
• 全てのRB故障をテストするには
OR型
全てのMLUTの右データ出力 ALL0 左データ出力 ALL1
AND型
全てのMLUTの右データ出力 ALL1 左データ出力 A...
Bridge interconnect faults testing
• RB,LB故障をテストするため
Fault Excitation(FE)テストキューブ
Fault Propagation(FP)テストキューブを生成
• FEテストキュ...
Bridge interconnect faults testing
• OR型ブリッジ故障のテスト生成
• FEテストキューブ
1. A[
𝑚
2
-1:0] のときD[m-1:
𝑚
2
]=ALL1 , D[
𝑚
2
-1:0]=ALL0
...
Bridge interconnect faults testing
• AND型ブリッジ故障のテスト生成
• FEテストキューブ
1. A[
𝑚
2
-1:0] のときD[m-1:0]=ALL0
2. A[m-1:
𝑚
2
] のときD[m-...
Bridge interconnect faults testing
• RB故障をテストするにはMLUTごとに
FE及びFPテストキューブの書き込みが必要
• X Columnが奇数番号
A[m-1:
𝑚
2
]のFEキューブとA[
𝑚
2
...
Bridge interconnect faults testing
• RB故障(OR型)を仮定
D5(MLUT1)→A5(MLUT2)と
D5(MLUT2)→A5(MLUT1)の間に
ブリッジ故障
• FE,FPテストキューブを書き込む
•...
Bridge interconnect faults testing
• 以下の場所にOR型ブリッジ故障(RB)が発生したと仮定
16
Bridge interconnect faults testing
• RB故障(AND型)を仮定
• MLUT1,2にALL1パターンを適用
故障がない場合
MLUT1 [D7:D4] ALL1
⇒MLUT2 [D3:D0] ALL1
A5...
Bridge interconnect faults testing
• LB故障をテストするにはMLUTごとに
FE及びFPテストキューブの書き込みを反転するだけで良い
⇒RB故障の逆で設定する
• X Columnが奇数番号
A[
𝑚
2
...
DD-pair bridge interconnect faults
19
DD-pair bridge interconnect faults
• M1D5→M2A5とM1D4→M2A4に
ブリッジ故障と仮定
• OR型ブリッジ故障の場合
• M1D5=0,M1D4=1⇒M2A5=1
• M1D5=1,M1D4=0⇒...
Test Cube generation
• DDペアのブリッジ故障を励起するには,
MLUTのDataOutputで反転した論理値が必要
(e.g. M1D4 != M2A4 && M1D4 != M1D5)
21
Test Cube generation
• FEテストキューブ
1. 下位アドレスA[
𝑚
2
-1:0]を共有するSRAMはD[m-1:
𝑚
2
]= A[
𝑚
2
-1:0],
D[
𝑚
2
-1:0]=ALL0
2. 上位アドレスA[m...
REPD test
• Rotating-External-Pattern-Driven test
1. OR型ブリッジ故障の場合
外部AddressInputsの中で一箇所を0にし,残りを1にする
2. AND型ブリッジ故障の場合
外部Add...
REPD test
24
• REPDテストでは同じ論理伝搬方向を持つDDペアブリッジ故障しか
検出できない
• 論理伝搬方向が異なるブリッジ故障は ADブリッジ故障に分類
• 論理伝搬方向が右方向のときと論理伝搬方向が左方向のときの
DDペア...
REPD test
25
• 外部パターンをシフトしていく
• 論理伝搬方向の異なるブリッジ故障を
検出するために左右両方から
外部AddressInputsに入力
DD-pair bridge interconnect faults
• M1D5→ M1A5と
M1D4→ M1A4の間にブリッジ故障
• FE,FPテストキューブを書き込む
• MLUT1 [A3:A0]=[0001]
MLUT1 [D7:...
Experiment results
• 6x6MRLDを設計し,
DDペアOR型ブリッジ故障を
追加し,テストした
27
Experiment results
28
Discussion
• そろそろ最低限のテスト技術も整ってきたので,
MRLD上にアプリケーションを実装してみても
良いかもしれない
29
Future work
• MRLD内の構成された機能のオンチップセルフテストを
実現するためのビルトインセルフテストなどの
テストメカニズムの再構成方法の開発
• ニューラルネットワークの実装
• 経路合成アルゴリズム及びデザインツールの開発...
Upcoming SlideShare
Loading in …5
×

Test method for the bridge interconnect faults in memory based reconfigurable logic-device(mrld) considering the place-and-route

108 views

Published on

"Test method for the bridge interconnect faults in memory based reconfigurable logic-device(mrld) considering the place-and-route", Senling Wang, Tomoki Aono, Tatsuya Ogawa, Yoshinobu Higami and Hiroshi Takahashi Mitsunori Katsu Shoichi Sekiguchi, ITCCSCC2018

https://github.com/NorihiroNakaoka/papers/issues/132

Published in: Engineering
  • Be the first to comment

  • Be the first to like this

Test method for the bridge interconnect faults in memory based reconfigurable logic-device(mrld) considering the place-and-route

  1. 1. Test Method for the Bridge Interconnect Faults in Memory Based Reconfigurable- Logic-Device(MRLD) Considering the Place-and-Route Ehime University Norihiro Nakaoka
  2. 2. Outline 1. Abstract 2. Background 3. MRLD Architecture 4. AD-pair bridge interconnect faults 5. DD-pair bridge interconnect faults 6. Experiment results 7. Discussion 8. Feature work 1
  3. 3. Abstract • Place-and-Routeを考慮したMLUTにおける配線間の DDペアブリッジ故障を検出するためのテスト手法を提案 2
  4. 4. Background • [1]の論文では縮退故障とADペアブリッジ故障に対する テスト手法を提案 • 今回はDDペアブリッジ故障に対するテスト手法 3[1] Testing of Interconnect Defects in Memory Based Reconfigurable Logic Device(MRLD)
  5. 5. MRLD Architecture 4
  6. 6. MRLD Architecture • MRLD SRAMのような一般的なメモリセルで構成 特殊な内部接続構造のMLUTの配列 MLUTがMLUTアレイの内側⇒ アドレス入力は隣接MLUTのデータ出力へ データ出力は隣接MLUTのアドレス入力へ MLUTがMLUTアレイの端⇒ 外側のアドレス入力とデータ出力は外部I/Oへ 内側のアドレス入力とデータ出力は 対応するアドレス入力とデータ出力へ • MLUT 複数のSRAM,m-bitのアドレス入力と m-bitのデータ出力で構成される 再構成可能な要素 5
  7. 7. MLUT Structure • 非同期SRAMと同期SRAMの各対は MLUTのアドレス入力の半分を共有 • SRAMのデータ線は互いにORゲートで接続され XORゲートを介して8bitの出力制御レジスタで制御 • 各SRAMは単一LUTとして動作 • 対応する真理値表をSRAMに書き込むことで ロジックまたはワイヤをLUTに構成 • ロジックの競合を避けるため,非同期SRAMと 同期SRAMで同時にコンフィギュレーションを 実行することはできない • 非同期(同期)動作はアドレス遷移を検出して MLUTへの対応する制御信号を生成する 非同期遷移検出器(ATD)で制御 • 各MLUTはメモリモードまたはロジック コンフィギュレーションモードで動作 6
  8. 8. Logic Reconfiguration on MRLD • SRAM1にANDゲートとORゲート SRAM2にXORゲートと配線,INVERTERを構成 • A0~A3の入力よりD0~D2の出力が決定 • A4~A7の入力よりD4~D6の出力が決定 ⇒2つの真理値表が作成 • XORゲートを介してOCRによって出力は制御 • XOR機能をオフにするため,OCRをALL0 • 出力論理はOCRによって決定 7
  9. 9. AD-pair Bridge interconnect faults 8
  10. 10. Bridge interconnect faults testing • RB故障とLB故障では 伝搬の方向が異なる ⇒個別にテストが必要 • RB故障の場合 (cf. Fig.8) OR型⇒ 故障アドレスライン0 隣接データライン1 AND型⇒ 故障アドレスライン1 隣接データライン0 9
  11. 11. Bridge interconnect faults testing • 全てのRB故障をテストするには OR型 全てのMLUTの右データ出力 ALL0 左データ出力 ALL1 AND型 全てのMLUTの右データ出力 ALL1 左データ出力 ALL0 • 全てのLB故障をテストするには OR型 全てのMLUTの右データ出力 ALL1 左データ出力 ALL0 AND型 全てのMLUTの右データ出力 ALL0 左データ出力 ALL1 10
  12. 12. Bridge interconnect faults testing • RB,LB故障をテストするため Fault Excitation(FE)テストキューブ Fault Propagation(FP)テストキューブを生成 • FEテストキューブ OR(AND)型のブリッジ故障のために故障アドレス線の 隣接データ線に1(0)をそれぞれ発生することでブリッジ故障を 励起するために使用 • FPテストキューブ 故障アドレス線に0(1)を生成し,外部I/Oに故障を伝搬するために使用 11
  13. 13. Bridge interconnect faults testing • OR型ブリッジ故障のテスト生成 • FEテストキューブ 1. A[ 𝑚 2 -1:0] のときD[m-1: 𝑚 2 ]=ALL1 , D[ 𝑚 2 -1:0]=ALL0 2. A[m-1: 𝑚 2 ] のときD[m-1: 𝑚 2 ]=ALL0 , D[ 𝑚 2 -1:0]=ALL1 • FPテストキューブ 1縮退故障のテストキューブと同じ • 外部パターン MRLDの外部アドレスにALL0パターンを適用 12
  14. 14. Bridge interconnect faults testing • AND型ブリッジ故障のテスト生成 • FEテストキューブ 1. A[ 𝑚 2 -1:0] のときD[m-1:0]=ALL0 2. A[m-1: 𝑚 2 ] のときD[m-1:0]=ALL0 • FPテストキューブ 0縮退故障のテストキューブと同じ • 外部パターン MRLDの外部アドレスにALL1パターンを適用 13
  15. 15. Bridge interconnect faults testing • RB故障をテストするにはMLUTごとに FE及びFPテストキューブの書き込みが必要 • X Columnが奇数番号 A[m-1: 𝑚 2 ]のFEキューブとA[ 𝑚 2 -1:0]のFPキューブ • X Columnが偶数番号 A[ 𝑚 2 -1:0]のFEキューブとA[m-1: 𝑚 2 ]のFPキューブ 14
  16. 16. Bridge interconnect faults testing • RB故障(OR型)を仮定 D5(MLUT1)→A5(MLUT2)と D5(MLUT2)→A5(MLUT1)の間に ブリッジ故障 • FE,FPテストキューブを書き込む • MLUT1,2にALL0パターンを適用 故障がない場合 MLUT1 [D7:D4] ALL0 ⇒MLUT2 [D3:D0] ALL0 A5(MLUT2)がブリッジ故障の場合 [A7:A4] = [0010] ⇒MLUT2 [D3:D0] = ALL1 出力が隣接するMLUTに伝搬 15
  17. 17. Bridge interconnect faults testing • 以下の場所にOR型ブリッジ故障(RB)が発生したと仮定 16
  18. 18. Bridge interconnect faults testing • RB故障(AND型)を仮定 • MLUT1,2にALL1パターンを適用 故障がない場合 MLUT1 [D7:D4] ALL1 ⇒MLUT2 [D3:D0] ALL1 A5(MLUT2)がブリッジ故障の場合 [A7:A4] = [1101] ⇒MLUT2 [D3:D0] = ALL0 出力が隣接するMLUTに伝搬 17
  19. 19. Bridge interconnect faults testing • LB故障をテストするにはMLUTごとに FE及びFPテストキューブの書き込みを反転するだけで良い ⇒RB故障の逆で設定する • X Columnが奇数番号 A[ 𝑚 2 -1:0]のFEキューブとA[m-1: 𝑚 2 ]のFPキューブ • X Columnが偶数番号 A[m-1: 𝑚 2 ]のFEキューブとA[ 𝑚 2 -1:0]のFPキューブ 18
  20. 20. DD-pair bridge interconnect faults 19
  21. 21. DD-pair bridge interconnect faults • M1D5→M2A5とM1D4→M2A4に ブリッジ故障と仮定 • OR型ブリッジ故障の場合 • M1D5=0,M1D4=1⇒M2A5=1 • M1D5=1,M1D4=0⇒M2A4=1 • AND型ブリッジ故障の場合 • M1D5=1,M1D4=0⇒M2A5=0 • M1D5=0,M1D4=1⇒M2A4=0 20
  22. 22. Test Cube generation • DDペアのブリッジ故障を励起するには, MLUTのDataOutputで反転した論理値が必要 (e.g. M1D4 != M2A4 && M1D4 != M1D5) 21
  23. 23. Test Cube generation • FEテストキューブ 1. 下位アドレスA[ 𝑚 2 -1:0]を共有するSRAMはD[m-1: 𝑚 2 ]= A[ 𝑚 2 -1:0], D[ 𝑚 2 -1:0]=ALL0 2. 上位アドレスA[m-1: 𝑚 2 ]を共有するSRAMはD[ 𝑚 2 -1:0]= A[m-1: 𝑚 2 ], D[m-1: 𝑚 2 ]=ALL0 • FPテストキューブ FEテストキューブと同じ • 外部パターン RPEDテストを使用 22
  24. 24. REPD test • Rotating-External-Pattern-Driven test 1. OR型ブリッジ故障の場合 外部AddressInputsの中で一箇所を0にし,残りを1にする 2. AND型ブリッジ故障の場合 外部AddressInputsの中で一箇所を1にし,残りを0にする • 外部パターンの0(1)の箇所をシフトして回転させることで 全てのOR(AND)型ブリッジ故障を検出できる (e.g.OR型 [11011…]→[11101…]) 23
  25. 25. REPD test 24 • REPDテストでは同じ論理伝搬方向を持つDDペアブリッジ故障しか 検出できない • 論理伝搬方向が異なるブリッジ故障は ADブリッジ故障に分類 • 論理伝搬方向が右方向のときと論理伝搬方向が左方向のときの DDペアブリッジ故障を検出するために,両方向のアドレス入力に 外部パターンを適用することでDDペアブリッジ故障を全て検出出来る
  26. 26. REPD test 25 • 外部パターンをシフトしていく • 論理伝搬方向の異なるブリッジ故障を 検出するために左右両方から 外部AddressInputsに入力
  27. 27. DD-pair bridge interconnect faults • M1D5→ M1A5と M1D4→ M1A4の間にブリッジ故障 • FE,FPテストキューブを書き込む • MLUT1 [A3:A0]=[0001] MLUT1 [D7:D4]=[0001] 1. 故障がない場合 MLUT2 [A7:A4]=[0001] MLUT2 [D3:D0]=[0001] 2. ブリッジ故障の場合 MLUT2 [A7:A4]=[0011] MLUT2 [D3:D0]=[0011] 出力が隣接するMLUTに伝搬 26
  28. 28. Experiment results • 6x6MRLDを設計し, DDペアOR型ブリッジ故障を 追加し,テストした 27
  29. 29. Experiment results 28
  30. 30. Discussion • そろそろ最低限のテスト技術も整ってきたので, MRLD上にアプリケーションを実装してみても 良いかもしれない 29
  31. 31. Future work • MRLD内の構成された機能のオンチップセルフテストを 実現するためのビルトインセルフテストなどの テストメカニズムの再構成方法の開発 • ニューラルネットワークの実装 • 経路合成アルゴリズム及びデザインツールの開発 30

×