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Ic 封裝新技術發展趨勢

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針對2016年主要封裝技術發展趨勢提供見解, 隨穿戴裝置,IOT與16nm 以下技術快速發展, 封裝型態易快速轉進至SIP 與FOWLP, 其即將對整個封裝及組裝產業造成重大衝擊

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Ic 封裝新技術發展趨勢

  1. 1. IC封裝新技術的發展趨勢 與對相關產業衝擊 2016/05/30 Kent Yang +886-988267432
  2. 2. Content 1. 封裝型態簡介 2. 穿戴裝置, IOT & 摩爾定律 對封裝及組裝技術的變化 3. 主要熱門封裝技術的演進 3.1 POP (Package on Package,手機AP主流應用) 3.2 BOT (Bump On Trace, 新型態Flip Chip 封裝) 3.3 SIP (System In Package, 未來最具發展潛力) 3.4 2.5D/3D封裝+ TSV (3D SIP/Memory 大量使用) 3.5 FOWLP (Fan Out WLP,將普及16nm以下高階封裝) 3.6 Substrate Level Die Embedded (載板業的未來) 3.7 FOWLP SIP (終級版SIP) 4. 相關產業面臨的衝擊
  3. 3. 1.1 封裝產品類型- IC 鍵結方式 優缺點 主要應用 優: 技術成熟, 銅線 降cost 缺: high pin count 限 制 優: Fine flip chip bump pitch/ Low Cost/ 無鉛 缺: 技術尚不普及 優: High pin count/ high performance 缺: 有鉛製程/ 150um 以下bump pitch 受限 優: Fine pitch 應用/ 製程單純 缺: 產出慢, 可靠度 較差 優: 鍵結能力強/可 靠度與導熱性佳 缺: 產出慢 ACF/ACP Bond 異方性導電 膠 LCD Driver/ 軟板 貼合 Eutectic Bond 共金鍵結 LCD Driver/ high power LED BOT BOL Bump on Trace Bump on Line 手機AP(MTK), 陸 續取代一般C4 bump flip chip 封 裝 Flip Chip Flip Chip 覆 晶封裝 手機AP, CPU, GPU 等high pin count/ high performance 需求 產品 Bonding Type Wire Bond 打線Wire Bond 封裝 泛用型應用
  4. 4. 1.2 封裝產品類型- 接腳型態 DIP 雙列直插封裝 (Dual in-line Package) QFP 四側引腳扁平封裝 (Quad Flat Package) PGA 插針網格陣列封裝 (Pin Grid Array) LGA 平面網格陣列封裝 (Land Grid Array) BGA 球柵陣列封裝 (Ball Grid Array)
  5. 5. 2. 穿戴裝置, IOT & 摩爾定律 對封裝產業結構的衝擊-1 衝擊: PCB, SMT, 載板廠, 封裝廠 衝擊: PCB, SMT, 載板廠, 封裝廠 Bare Chip
  6. 6. 2. 穿戴裝置, IOT & 摩爾定律 對封裝產業結構的衝擊-2 iPad iPhone6 iWatch (SIP) FOWLP Bare Chip
  7. 7. 2. 穿戴裝置, IOT & 摩爾定律 對封裝產業結構的衝擊-3 iWatch (SIP)
  8. 8. 3. 主要熱門封裝技術 POP BOT FOWLP SBT Level Die Embedded SIP TSV
  9. 9. RAM 3.1.1 POP (Package on Package,手機AP主流應用) AP與RAM有最短傳輸路徑,最快反應速度
  10. 10. 3.1.2 POP 流程簡介 Flip Chip Bonding Top Side Ball Mount Molding BGA Ball Mount Package on Package Mounting Laser Drill
  11. 11. 3.1.3 POP 的Challenge PoP ball pitch 0.4mm0.3mm 球高縮減-> 無法touch Interproser Cu Pillar Au stop Bond 薄Die, Chip 裸露
  12. 12. 3.2.1 BOT (Bump On Trace, 新型態Flip Chip 封裝) Solder Bump BOL(BOT) Bump UBM Ball Pad Pillar Trace Bump Pitch: 130~180um Trace Pitch: 40~50um Smaller bump pitch is capable
  13. 13. 3.2.2 BOT 流程簡介 Flux Coating Flux Coating Cu Pillar
  14. 14. 3.2.3 BOT的Challenge -Smaller bump (trace) pitch 載板 -Trace embedded (Adhesion↑) -Solder bleeding issue Trace embedded 載板 載板 銅凸塊 載板廠需於bump接 點處另施作一銅凸點
  15. 15. 3.3.1 SIP (System In Package, 未來最具發展潛力)-1 Package 1.Chip on board的概念, 主機板就是封裝基板,或者說封裝基板取代主機板 2.多種不同晶片(或可能部分package)直接於該基板上進行接點焊接, 並搭 載被動元件。或使形成一完整電路板所有功能 3.使一完整功能之電路板元件盡可能縮小及減重到極致(穿戴裝置需求) 4.基本上SIP基板難度非常高, 因多種晶片需密集對接, so 勢必會有線細,層 數多及良率不易做高等特性, 目前僅有前段班載板廠有能力提供 5.當SIP封裝能力越成熟及有能力製作的廠商增加, 穿戴裝置及IOT將大量普 及應用 Bare Chip 焊接 Component
  16. 16. 3.3.1 SIP (System In Package, 未來最具發展潛力)-2 類比/數位IC不同製程, 適合量大,life time長 具備SoC 與SIP優點, 可與SIP 技術整合 整合彈性佳,最具成本 優勢
  17. 17. 3.3.2 SIP 流程簡介-1 Component & package mounting Bare chip assembly Testing 1. 更輕薄短小 2. High Performance(更短路徑) 3. Reduce time to market 4. Turkey Service(更短供應鏈) 5. Lower overall Cost Molding EMI
  18. 18. 3.3.3 SIP 的Challenge 1. 設計更複雜及製作難度更高的基板(單價高, 有能力的供應商還不多) , 載板廠勢必要建立SIP基板供應能力。 2. 更複雜的封裝流程(各種元件及多種不同晶片(不同晶片焊接處理)) 3. 精度更高及能適用各種不同供料源的貼片機 4. 錫膏或Flux的印刷/噴印/Jet技術 5. 元件與錫膏等檢測技術, 以確保高良率製作品質 6. 熱與原件間訊號干擾的處理(Sputter EMI shielding) 7. 良率與可靠度是技術成熟與否最關鍵所在
  19. 19. 3.4.1 2.5D/3D封裝+ TSV (3D SIP/Memory 大量使用) -1 1. Memory 是目前多疊Die最大應用市場, 已有量產16疊Die產品 2.TSV技術讓訊號傳輸更快,雜訊更少,儲存密度更高。也讓立體封裝技術 更具彈性及多樣性。
  20. 20. 2.5D(CoWoS, Chip on Wafer on Substrate) 3D Interproser 1. 2.5D/3D 封裝將成為SIP 封裝的一環,目前如日月光/矽品都已佈建矽 材Interproser 技術。 2. 2.5D Interproser 有矽材與玻璃基板兩大分支,現階段以矽材為主,其 將會侵蝕部份基板廠市場。基板廠亦有投入玻璃基板Interproser開發。 3.4.1 2.5D/3D封裝+ TSV (3D SIP/Memory 大量使用) -2
  21. 21. 3.4.2 3D TSV流程簡介 Via Last
  22. 22. 3.4.2 2.5D/3D封裝+ TSV 的Challenge 1. 要採用TSV 設計,需IC設計/晶圓廠與封裝廠密切整合,因其會受限 後續封裝型態與應用,理論上可作成如下圖Full 3D 結構,唯其難度 非常之高。 2. 雖TSV技術已達成熟應用階段,唯受限產品整合與成本考驗,目前僅 有CMOS Sensor, MEMs, Memory 有較大使用量。 3. 與SIP 技術有互補整合作用(整合2.5D&3D封裝)
  23. 23. 3.5.1 FOWLP (Fan Out WLP,將普及16nm以下高階封裝) 目前成熟技術, 已在low pin count 產品大量應用 Fan in WLP Fan out WLP(扇出型) Fan out的構想, 讓接腳數不再受限晶 片大小, 使擴展到high pin count 應用, 16nm 以下晶片縮小,接點密度更高, 將 使傳統FC 封裝難度更高 Chip
  24. 24. 3.5.2 FOWLP 流程簡介 Fan in WLP Process Flow Fan out WLP Process Flow
  25. 25. 3.5.3 FOWLP 的Challenge 1. 專利授權問題 2. 搭配性材料的開發(配合製程需求需開發特定材料) 3. Warpage 問題(8” or12“ 搭配Organic 材料及多層RDL) 4. Chip alignment & Shift 問題(Temp. film 固晶, 經molding後Shift)
  26. 26. 3.5.4 FOWLP 機會-1 更短的生產流程、理論上更低的生產成本、更小的I/O pitch應用、更好 的performance 、16nm以下 finer bump pitch 最佳解決方案 傳統Flip Chip封裝 Fan out 封裝 Chip: Pillar/solder Bump IC Substrate/ Solder Bump 封裝 w/o Pillar/solder Bump (only UBM) Chip No need Substrate
  27. 27. 3.5.4 FOWLP 機會-2 FOWLP 進行多Chip 封裝時,更能展現其價格競爭力。另在產品效能、 交期、供應鏈整合會更具優勢 傳統Flip Chip封裝*3 Fan out 封裝*3 Chip No need Substrate + + + Chip Chip Chip-1 Chip-2 Chip-3
  28. 28. 3.6.1 Substrate Level Die Embedded (載板業的未來)-1 Substrate Level 的SIP元件應用,將在RF 、Power IC 、功率轉換器等低腳 數IC大量應用。類似Fan out, 但更利於3D 結構生產與成本優勢。
  29. 29. 3.6.1 Substrate Level Die Embedded (載板業的未來)-2
  30. 30. 3.6.1 Substrate Level Die Embedded (載板業的未來)-3 TDK 與ASE 合資成立日月暘, 資本額 3949萬USD,日月光佔股權51%
  31. 31. 3.6.2 Substrate Level Die Embedded 流程簡介
  32. 32. 3.6.3 Substrate Level Die Embedded 的Challenge 1. Die(or component) embedded 技術跨入門檻不高,唯各家做法多有 差異。 2. 對載板廠而言,Wafer 後段如研磨、切割以至於DB 等製程及handling 都完全沒經驗, 其跨入Die embedded 有其先天障礙。 3. 對封裝廠而言,其掌握晶片端客戶與熟悉Wafer 後段作業,但對後續 載板的製程完全不熟悉。 4. 唯有整合封裝廠與載板廠的經驗與Resource ,對跨入該Substrate level 的SIP 元件市場是最有利的。
  33. 33. 3.7.1 FOWLP SIP (終級版SIP)
  34. 34. 4. 相關產業面臨的衝擊 1. SMT 組裝業:SIP 應用越多,將侵蝕高階組裝市場。 2. 電路板業者:SIP 應用越多,將侵蝕高階HDI基板市場。需佈建MSAP 細線路製程能力及component embedded 技術以拉高HDI 技術層級。 3. IC載板業者: A.傳統封裝基板將被SIP及FOWLP 大量取代,建立SIP供應能力勢在必 行。(MSAP/SAP做細線,2/2/2、3/2/3以上高疊層數,良率決定勝負) B. 另一市場為 Substrate Level die embedded for SIP元件應用,需建立 Wafer 後段製程或與封裝廠策略合作勝算較高。 4. 封裝業者:SIP、FOWLP/ FO SIP將成未來主流封裝。Substrate level die embedded 亦是可佈局的方向 5. 晶圓代工廠:強勢佈局FOWLP/FO SIP 將改變產業生態,走向Turkey 服 務並成爭取訂單另一利器。

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