registers

1. Princess Sumaya Univ.
Computer Engineering Dept.
CChhaapptteerr 66::

2. PPrriinncceessss SSuummaayyaa UUnniivveerrssiittyy 44224411 –– DDiiggiittaall LLooggiicc DDeessiiggnn CCoommppuutteerr EEnnggiinneeeerriinngg
DDeepptt..
22 // 2288
RReeggiisstteerrss
Group of D Flip-Flops
Synchronized (Single Clock)
Store Data
D Q
R
I0
I1
I2
I3
Reset
D Q
R
D Q
R
D Q
CLK R
A0
A1
A2
A3

3. PPrriinncceessss SSuummaayyaa UUnniivveerrssiittyy 44224411 –– DDiiggiittaall LLooggiicc DDeessiiggnn CCoommppuutteerr EEnnggiinneeeerriinngg
DDeepptt..
33 // 2288
RReeggiisstteerrss
D Q
R
I0
I1
I2
I3
Reset
D Q
R
D Q
R
D Q
CLK R
A0
A1
A2
A3
CLK
I3
I2
I1
I0
A3
A2
A1
A0
NNoottee: New data has to go in
with every clock

4. PPrriinncceessss SSuummaayyaa UUnniivveerrssiittyy 44224411 –– DDiiggiittaall LLooggiicc DDeessiiggnn CCoommppuutteerr EEnnggiinneeeerriinngg
DDeepptt..
44 // 2288
RReeggiisstteerrss wwiitthh PPaarraalllleell LLooaadd
Control LLooaaddiinngg the Register with New Data
REGISTER
D7
D6
D5
D4
D3
D2
D1
D0
Q7
Q6
Q5
Q4
Q3
Q2
Q1
QLD 0
LD Q(t+1)
0 Q(t)
1 D

5. PPrriinncceessss SSuummaayyaa UUnniivveerrssiittyy 44224411 –– DDiiggiittaall LLooggiicc DDeessiiggnn CCoommppuutteerr EEnnggiinneeeerriinngg
DDeepptt..
55 // 2288
RReeggiisstteerrss wwiitthh PPaarraalllleell LLooaadd
Should we block the “Clock” to keep the “Data”?
D Q
Delays
the
Clock
CLK
I0 A0
I D Q 1 A1
I D Q 2 A2
I D Q 3 A3
Load
REGISTER
D7
D6
D5
D4
D3
D2
D1
D0
Q7
Q6
Q5
Q4
Q3
Q2
Q1
QLD 0

6. PPrriinncceessss SSuummaayyaa UUnniivveerrssiittyy 44224411 –– DDiiggiittaall LLooggiicc DDeessiiggnn CCoommppuutteerr EEnnggiinneeeerriinngg
DDeepptt..
66 // 2288
RReeggiisstteerrss wwiitthh PPaarraalllleell LLooaadd
Circulate the “old data”
D Q
I MUX 0
I1
CLK
I0
A0
I D Q 1
A1
I D Q 2
A2
I D Q 3
A3
Load
Y
S
I MUX 0
I1
Y
S
I MUX 0
I1
Y
S
I MUX 0
I1
Y
S

7. PPrriinncceessss SSuummaayyaa UUnniivveerrssiittyy 44224411 –– DDiiggiittaall LLooggiicc DDeessiiggnn CCoommppuutteerr EEnnggiinneeeerriinngg
DDeepptt..
77 // 2288
SShhiifftt RReeggiisstteerrss
4-Bit Shift Register
Serial
Input Serial
Output
D Q D Q D Q D Q
CLK
SI SO

8. PPrriinncceessss SSuummaayyaa UUnniivveerrssiittyy 44224411 –– DDiiggiittaall LLooggiicc DDeessiiggnn CCoommppuutteerr EEnnggiinneeeerriinngg
DDeepptt..
SI SO
88 // 2288
SShhiifftt RReeggiisstteerrss
D Q D Q D Q D Q
CLK
CLK
SI
Q3
Q2
Q1
Q0
Q3 Q2 Q1 Q0

9. PPrriinncceessss SSuummaayyaa UUnniivveerrssiittyy 44224411 –– DDiiggiittaall LLooggiicc DDeessiiggnn CCoommppuutteerr EEnnggiinneeeerriinngg
DDeepptt..
99 // 2288
SSeerriiaall TTrraannssffeerr
SI Shift Register A SO SI Shift Register B
Clock
Shift
Control
Shift
Control
CLK CLK
Clock
CLK

10. PPrriinncceessss SSuummaayyaa UUnniivveerrssiittyy 44224411 –– DDiiggiittaall LLooggiicc DDeessiiggnn CCoommppuutteerr EEnnggiinneeeerriinngg
DDeepptt..
1100 // 2288
SSeerriiaall AAddddiittiioonn
FA
Shift Register A xyz
SC
Q D
CLR
Shift
Control
CLK
Clear
Shift Register B
SI

11. PPrriinncceessss SSuummaayyaa UUnniivveerrssiittyy 44224411 –– DDiiggiittaall LLooggiicc DDeessiiggnn CCoommppuutteerr EEnnggiinneeeerriinngg
DDeepptt..
1111 // 2288
UUnniivveerrssaall SShhiifftt RReeggiisstteerr
Parallel-in Parallel-out
Serial-in Serial-out
Serial-in Parallel-out
Parallel-in Serial-out
D Q D Q D Q D Q

12. PPrriinncceessss SSuummaayyaa UUnniivveerrssiittyy 44224411 –– DDiiggiittaall LLooggiicc DDeessiiggnn CCoommppuutteerr EEnnggiinneeeerriinngg
DDeepptt..
1122 // 2288
UUnniivveerrssaall SShhiifftt RReeggiisstteerr
Q3 Q2 Q1 Q0
Q
D
Q
D
Q
D
Q
D
S Y 1
S0
MUX
I3 I2 I1 I0
D1
CLR
CLK
S1
S0
D0 D2 D3
SI
for
SR
SI
for
SL

13. PPrriinncceessss SSuummaayyaa UUnniivveerrssiittyy 44224411 –– DDiiggiittaall LLooggiicc DDeessiiggnn CCoommppuutteerr EEnnggiinneeeerriinngg
DDeepptt..
1133 // 2288
UUnniivveerrssaall SShhiifftt RReeggiisstteerr
Q3 Q2 Q1 Q0
S1
S0 USR
D3 D2 D1 D0
CLR
SRin SLin
MMooddee CCoonnttrrooll
RReeggiisstteerr
S OOppeerraattiioonn 1 S0
0 0 No change
0 1 Shift right
1 0 Shift left
1 1 Parallel load

14. PPrriinncceessss SSuummaayyaa UUnniivveerrssiittyy 44224411 –– DDiiggiittaall LLooggiicc DDeessiiggnn CCoommppuutteerr EEnnggiinneeeerriinngg
DDeepptt..
1144 // 2288
RRiippppllee CCoouunntteerrss
Ripple ↔ Asynchronous
Q T
CLR
Q T
CLR
Q T
CLR
Q T
CLR
Q3 Q2 Q1 Q0
CLK
CLR
1 1 1 1
CLK
Q0
Q1
Q2
Q3

15. PPrriinncceessss SSuummaayyaa UUnniivveerrssiittyy 44224411 –– DDiiggiittaall LLooggiicc DDeessiiggnn CCoommppuutteerr EEnnggiinneeeerriinngg
DDeepptt..
1155 // 2288
RRiippppllee CCoouunntteerrss
Q D
Q
Q3 Q2 Q1 Q0
Q D
Q
Q D
Q
Q D
Q
CLK
CLK
Q0
Q1
Q2
Q3
0 1 2 3 4 5 6 7 8 9

16. PPrriinncceessss SSuummaayyaa UUnniivveerrssiittyy 44224411 –– DDiiggiittaall LLooggiicc DDeessiiggnn CCoommppuutteerr EEnnggiinneeeerriinngg
DDeepptt..
1166 // 2288
BBCCDD RRiippppllee CCoouunntteerr
0000 0001 0010 0011 0100
1001 1000 0111 0110 0101
Q J
Q K
CLK
1
1
Q3 Q2 Q1 Q0
Q J
Q K 1
Q J
Q K
1
1
Q J
Q K 1

17. PPrriinncceessss SSuummaayyaa UUnniivveerrssiittyy 44224411 –– DDiiggiittaall LLooggiicc DDeessiiggnn CCoommppuutteerr EEnnggiinneeeerriinngg
DDeepptt..
1177 // 2288
DDeeccaaddeess CCoouunntteerr
Q3Q2Q1Q0
BCD
Counter
Q3Q2Q1Q0
BCD
Counter
Q3Q2Q1Q0
BCD
Counter
Count
110000’’ss DDiiggiitt 1100’’ss DDiiggiitt 11’’ss DDiiggiitt
(CLK)

18. PPrriinncceessss SSuummaayyaa UUnniivveerrssiittyy 44224411 –– DDiiggiittaall LLooggiicc DDeessiiggnn CCoommppuutteerr EEnnggiinneeeerriinngg
DDeepptt..
Enable
1188 // 2288
SSyynncchhrroonnoouuss BBiinnaarryy CCoouunntteerr
Q J
Q K
CLK
Q3 Q2 Q1 Q0
Q J
Q K
Q J
Q K
Q J
Q K
To
Next
Stage

19. PPrriinncceessss SSuummaayyaa UUnniivveerrssiittyy 44224411 –– DDiiggiittaall LLooggiicc DDeessiiggnn CCoommppuutteerr EEnnggiinneeeerriinngg
DDeepptt..
CLK
1199 // 2288
UUpp--DDoowwnn BBiinnaarryy CCoouunntteerr
Q T
Q
Up
Q3 Q2 Q1 Q0
Q T
Q
Q T
Q
Q T
Q
Down

20. PPrriinncceessss SSuummaayyaa UUnniivveerrssiittyy 44224411 –– DDiiggiittaall LLooggiicc DDeessiiggnn CCoommppuutteerr EEnnggiinneeeerriinngg
DDeepptt..
2200 // 2288
BBCCDD CCoouunntteerr
0 0 0 0 0
1 1 1 1
0000 0001 0010 0011 0100
1 1
1001 1000 0111 0110 0101
1 1 1 1
0 0 0 0 0
Q3 Q2 Q1 Q0
E

21. PPrriinncceessss SSuummaayyaa UUnniivveerrssiittyy 44224411 –– DDiiggiittaall LLooggiicc DDeessiiggnn CCoommppuutteerr EEnnggiinneeeerriinngg
DDeepptt..
2211 // 2288
BBCCDD CCoouunntteerr
0 0 0 0 0
1 1 1 1
0000 / 0 0001 / 0 0010 / 0 0011 / 0 0100 / 0
1 1
1001 / 1 1000 / 0 0111 / 0 0110 / 0 0101 / 0
1 1 1 1
0 0 0 0 0
Q3 Q2 Q1 Q0
y E

22. PPrriinncceessss SSuummaayyaa UUnniivveerrssiittyy 44224411 –– DDiiggiittaall LLooggiicc DDeessiiggnn CCoommppuutteerr EEnnggiinneeeerriinngg
DDeepptt..
2222 // 2288
BBiinnaarryy CCoouunntteerr wwiitthh PPaarraalllleell LLooaadd
Q3
Q2
Q1
Q0
I3
I2
I1
I0
LD
Count
CLR LD Count Q(t+1)
0 x x 0
1 0 0 Q(t)
1 0 1 Q(t)+1
1 1 x I
CLR
Usually Asynchronous Clear

23. PPrriinncceessss SSuummaayyaa UUnniivveerrssiittyy 44224411 –– DDiiggiittaall LLooggiicc DDeessiiggnn CCoommppuutteerr EEnnggiinneeeerriinngg
DDeepptt..
2233 // 2288
BBCCDD CCoouunntteerr EExxaammppllee
Q3
Q2
Q1
Q0
LD
I3
I2
I1
I0
Count
CLR
0
0
0
0
A3
A2
A1
A0
1 CLK
Count

24. PPrriinncceessss SSuummaayyaa UUnniivveerrssiittyy 44224411 –– DDiiggiittaall LLooggiicc DDeessiiggnn CCoommppuutteerr EEnnggiinneeeerriinngg
DDeepptt..
2244 // 2288
RRiinngg CCoouunntteerr
0001 0010 0100 1000
T3 T2 T1 T0 CLK
2-to-4 Decoder
2-bit counter
T0
T1
T2
T3

25. PPrriinncceessss SSuummaayyaa UUnniivveerrssiittyy 44224411 –– DDiiggiittaall LLooggiicc DDeessiiggnn CCoommppuutteerr EEnnggiinneeeerriinngg
DDeepptt..
2255 // 2288
JJoohhnnssoonn CCoouunntteerr
0000 0001 0011 0111
1000 1100 1110 1111
Q D
Q
CLK
Q3 Q2 Q1 Q0
Q D
Q
Q D
Q
Q D
Q

26. PPrriinncceessss SSuummaayyaa UUnniivveerrssiittyy 44224411 –– DDiiggiittaall LLooggiicc DDeessiiggnn CCoommppuutteerr EEnnggiinneeeerriinngg
DDeepptt..
2266 // 2288
HHoommeewwoorrkk
Mano
● Chapter 6
♦ 6-2
♦ 6-3
♦ 6-4
♦ 6-13
♦ 6-14
♦ 6-16
♦ 6-18

27. PPrriinncceessss SSuummaayyaa UUnniivveerrssiittyy 44224411 –– DDiiggiittaall LLooggiicc DDeessiiggnn CCoommppuutteerr EEnnggiinneeeerriinngg
DDeepptt..
2277 // 2288
HHoommeewwoorrkk
6-2 Include a synchronous clear input to the “Register with
Parallel Load”. The modified register will have a parallel
load capability and a synchronous clear capability. The
register is cleared synchronously when the clock goes
through a positive transition and the clear input is equal
to 1.
6-3 What is the difference between serial and parallel
transfer? Explain how to convert serial data to parallel
and parallel data to serial. What type of register is
needed?

28. PPrriinncceessss SSuummaayyaa UUnniivveerrssiittyy 44224411 –– DDiiggiittaall LLooggiicc DDeessiiggnn CCoommppuutteerr EEnnggiinneeeerriinngg
DDeepptt..
2288 // 2288
HHoommeewwoorrkk
6-4 The content of a 4-bit register is initially 1101. The
register is shifted six times to the right with the serial
input being 101101. What is the content of the register
after each shift?
6-13 Show that a BCD ripple counter can be constructed using
a 4-bit binary ripple counter with asynchronous clear and
a NAND gate that detects the occurrence of count 1010.
6-14 How many flip-flop will be complemented in a 10-bit
binary ripple counter to reach the next count after the
following count:
(a) 1001100111
(b) 0011111111
(c) 1111111111

29. PPrriinncceessss SSuummaayyaa UUnniivveerrssiittyy 44224411 –– DDiiggiittaall LLooggiicc DDeessiiggnn CCoommppuutteerr EEnnggiinneeeerriinngg
DDeepptt..
2299 // 2288
HHoommeewwoorrkk
6-16 The BCD ripple counter has four flip-flops and 16 states,
of which only 10 are used. Analyze the circuit and
determine the next state for each of the other six unused
states. What will happen if a noise signal sends the circuit
to one of the unused states?
6-18 What operation is performed in the up-down counter
when both the up and down inputs are enabled? Modify
the circuit so that when both inputs are equal to 1, the
counter does not change state, but remains in the same
count.