Thesis Morandi Novati Slide IT

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Thesis Morandi Novati Slide IT

  1. 1. BiRF: un filtro hardware per la rilocazione dinamica online dei bitstream per la riconfigurazione parziale Relatore: prof. Donatella Sciuto Correlatore: ing. Marco Domenico Santambrogio Tesi di Laurea di: Massimo Morandi Marco Novati
  2. 2. Sommario <ul><li>Obiettivo del lavoro </li></ul><ul><li>Premesse </li></ul><ul><ul><li>Riconfigurazione dinamica parziale interna </li></ul></ul><ul><ul><li>Struttura a colonne e indirizzamento FPGA Xilinx </li></ul></ul><ul><ul><li>Organizzazione bitstream di configurazione </li></ul></ul><ul><li>La rilocazione </li></ul><ul><ul><li>Il concetto di rilocazione </li></ul></ul><ul><ul><li>Rilocazione applicata alla riconfigurazione interna </li></ul></ul><ul><li>BiRF </li></ul><ul><ul><li>Da REPLICA a BiRF </li></ul></ul><ul><ul><li>Struttura e funzionamento di BiRF </li></ul></ul><ul><ul><li>Dati di sintesi </li></ul></ul><ul><ul><li>Risultati sperimentali </li></ul></ul><ul><li>Conclusioni e sviluppi futuri </li></ul>
  3. 3. Obiettivo del lavoro <ul><li>Obiettivo: ridurre l'uso di memoria per i bitstream in sistemi che implementano riconfigurazione dinamica parziale interna basata su colonne </li></ul><ul><li>Metodo: tecnica di rilocazione dei bitstream </li></ul><ul><li>Strumento: filtro hardware creato ad-hoc per rilocare i bitstream direttamente su FPGA </li></ul><ul><li>BiRF è lo strumento creato a tale scopo e validato all'interno dell'architettura YaRA </li></ul>
  4. 4. Riconfigurazione dinamica parziale interna <ul><li>Dinamica: </li></ul><ul><ul><li>L'elaborazione continua anche durante la riconfigurazione </li></ul></ul><ul><ul><li>Necessità di garantire infrastruttura di comunicazione permanente </li></ul></ul><ul><li>Parziale: </li></ul><ul><ul><li>Possibile variare la funzionalità di singole parti dell'FPGA </li></ul></ul><ul><ul><li>Serve un bitstream parziale per ogni funzionalità voluta e per ogni possibile posizione </li></ul></ul><ul><li>Interna: </li></ul><ul><ul><li>L'intero processo è gestito autonomamente dal sistema </li></ul></ul><ul><ul><li>Il gestore della riconfigurazione e tutti i bitstream parziali devono trovarsi internamente al sistema </li></ul></ul>
  5. 5. Struttura a colonne e indirizzamento FPGA Xilinx <ul><li>Colonne di 5 tipi: Clock, RAM, I-RAM, I/O, CLB </li></ul><ul><li>Colonne divise in N frame a seconda del tipo </li></ul><ul><li>Doppio indirizzo: Major Address, Minor Address </li></ul>Major Address Colonna CLB = 48 frame
  6. 6. Organizzazione bitstream configurazione Rappresenta la posizione iniziale del modulo Anche il checksum è coinvolto dalla rilocazione
  7. 7. Il concetto di rilocazione <ul><li>Un bitstream parziale descrive la configurazione di una singola funzionalità </li></ul><ul><li>Comprese le informazioni relative al posizionamento sul dispositivo </li></ul><ul><li>Manipolandolo si può quindi ottenere la configurazione della stessa funzionalità in una posizione arbitraria </li></ul>
  8. 8. Rilocazione applicata alla riconfigurazione interna <ul><li>Ipotesi: </li></ul><ul><ul><li>Area riconfigurabile equamente divisa in k slot </li></ul></ul><ul><ul><li>n IP-Core allocabili in uno o più slot </li></ul></ul><ul><ul><li>k moduli per deallocare </li></ul></ul><ul><li>Numero di bitstream: k*(n+1) </li></ul><ul><li>Numero di bitstream con rilocazione: n+1 </li></ul><ul><li>Per alcune architetture d'esempio, ipotizzando dimensione dei bitstream costante, risulta: </li></ul>
  9. 9. Da REPLICA a BiRF <ul><li>REPLICA: </li></ul><ul><ul><li>Università di Paderborn </li></ul></ul><ul><ul><li>Rilocazione dei bitstream durante il download su scheda </li></ul></ul><ul><ul><li>Compatibile con Virtex, Virtex-E </li></ul></ul><ul><li>BiRF: </li></ul><ul><ul><li>Reimplementazione ed estensione di REPLICA </li></ul></ul><ul><ul><li>Applicato alla riconfigurazione interna </li></ul></ul><ul><ul><li>Compatibilità estesa alle Virtex-II Pro </li></ul></ul><ul><ul><li>Permette di memorizzare nel sistema un solo bitstream per funzionalità </li></ul></ul>
  10. 10. Struttura e funzionamento di BiRF <ul><li>Target Col: colonna iniziale di destinazione del modulo </li></ul><ul><li>Chip Cols, Chip RAMs, RAM Space: parametri della scheda </li></ul><ul><li>DATA_IN: bitstream da rilocare a blocchi da 32 bit </li></ul><ul><li>DATA_OUT: bitstream rilocato a blocchi da 32 bit </li></ul>
  11. 11. Struttura e funzionamento di BiRF: Parser
  12. 12. Dati di sintesi <ul><li>L'occupazione di BiRF su tre differenti FPGA risulta: </li></ul><ul><li>Accettabile per un'architettura riconfigurabile </li></ul><ul><li>Migliorabile con ottimizzazioni mirate a una FPGA </li></ul><ul><li>Le massime prestazioni teoriche di BiRF sono: </li></ul>
  13. 13. Risultati sperimentali <ul><li>Throughput su scheda: 2,05 MB/s </li></ul>
  14. 14. Conclusioni e sviluppi futuri <ul><li>Obiettivi raggiunti: </li></ul><ul><ul><li>BiRF può essere effettivamente sfruttato per la riconfigurazione dinamica parziale interna </li></ul></ul><ul><ul><li>Permette un notevole risparmio di memoria grazie alla rilocazione </li></ul></ul><ul><li>Dynamic Reconfiguration: Core Relocation via Partial Bitstreams Filtering with Minimal Overhead, International Symposium on System-on-Chip, Tampere 2006 </li></ul><ul><li>Sviluppi futuri: </li></ul><ul><ul><li>Miglioramento delle prestazioni tramite: </li></ul></ul><ul><ul><ul><li>Interfacciamento su bus PLB </li></ul></ul></ul><ul><ul><ul><li>Accesso diretto alla memoria (DMA) </li></ul></ul></ul><ul><ul><ul><li>Integrazione con ICAP </li></ul></ul></ul>
  15. 15. <ul><li>Fine presentazione </li></ul>

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