0
RABAN <ul><ul><li>Reconfiguration for Atmel devices Based on AT94K core  </li></ul></ul><ul><ul><li>N-module version </li>...
Sommario <ul><li>Obiettivi </li></ul><ul><li>Panoramica su FPSLIC </li></ul><ul><ul><li>FPGA Core </li></ul></ul><ul><ul><...
Sommario <ul><li>Obiettivi </li></ul><ul><li>Panoramica su FPSLIC </li></ul><ul><ul><li>FPGA Core </li></ul></ul><ul><ul><...
Obiettivi <ul><li>Presentare un flusso sistemi riconfigurabili alternativo a flusso Xilinx </li></ul><ul><li>Un'architettu...
Sommario <ul><li>Obiettivi </li></ul><ul><li>Panoramica su FPSLIC </li></ul><ul><ul><li>FPGA Core </li></ul></ul><ul><ul><...
FPSLIC <ul><li>Field Programmable System Level Integrated Circuits (FPSLIC) è un SoC  prodotto da Atmel </li></ul><ul><li>...
Sommario <ul><li>Obiettivi </li></ul><ul><li>Panoramica su FPSLIC </li></ul><ul><ul><li>FPGA Core </li></ul></ul><ul><ul><...
FPSLIC: FPGA Core - I <ul><li>Il FPGA Core è formata da l'unione di 3 tipi di componenti: </li></ul><ul><ul><li>Le celle d...
FPSLIC: FPGA Core - II <ul><li>Le celle di logica sono aggregate in settori quadrati di 16 celle </li></ul><ul><li>Agli an...
FPSLIC: FPGA Core - III <ul><li>Sono disponibile 5 piani di bus </li></ul><ul><li>Esistono due tipi di bus </li></ul><ul><...
FPSLIC: FPGA Core - IV <ul><li>Ogni cella è connessione con le sue 8 vicine </li></ul><ul><li>Si risparmiano risorse di ro...
Sommario <ul><li>Obiettivi </li></ul><ul><li>Panoramica su FPSLIC </li></ul><ul><ul><li>FPGA Core </li></ul></ul><ul><ul><...
FPSLIC: AVR Core <ul><li>È microcontrollore su architettura Harvard a 8 bit </li></ul><ul><li>Offre un throughput di 1 MIP...
Sommario <ul><li>Obiettivi </li></ul><ul><li>Panoramica su FPSLIC </li></ul><ul><ul><li>FPGA Core </li></ul></ul><ul><ul><...
FPSLIC: Cache Logic <ul><li>É possibile riconfigurare dinamicamente la FPGA Core attraverso 4 porte hardware: </li></ul><u...
Sommario <ul><li>Obiettivi </li></ul><ul><li>Panoramica su FPSLIC </li></ul><ul><ul><li>FPGA Core </li></ul></ul><ul><ul><...
RABAN: Impostazione - I <ul><li>L'elemento atomico riconfigurabile è un  modulo </li></ul><ul><li>Ogni modulo contiene la ...
RABAN: Impostazione - II <ul><li>Perchè la riconfigurazione possa venire in modo dinamico bisogna rispettare questo vincol...
Sommario <ul><li>Obiettivi </li></ul><ul><li>Panoramica su FPSLIC </li></ul><ul><ul><li>FPGA Core </li></ul></ul><ul><ul><...
RABAN: Implementazione - I <ul><li>3 Componenti: </li></ul><ul><ul><li>I Moduli </li></ul></ul><ul><ul><li>Gli Attach </li...
RABAN: Implementazione - II <ul><li>La  Raban Control Interface : </li></ul><ul><ul><li>Fare da bridge tra gli attach e il...
Sommario <ul><li>Obiettivi </li></ul><ul><li>Panoramica su FPSLIC </li></ul><ul><ul><li>FPGA Core </li></ul></ul><ul><ul><...
RABAN: Il Flusso - I <ul><li>Caratteristiche del flusso Atmel: </li></ul><ul><ul><li>Supporto alla  co-verificazione </li>...
RABAN: Il Flusso - II
RABAN: Il Flusso - III <ul><ul><li>Il flusso proposto offre: </li></ul></ul><ul><ul><ul><li>Co-verificazione </li></ul></u...
RABAN: Il Flusso - IV Un Esempio dell'Architettura in IDS
Sommario <ul><li>Obiettivi </li></ul><ul><li>Panoramica su FPSLIC </li></ul><ul><ul><li>FPGA Core </li></ul></ul><ul><ul><...
Performance <ul><li>Per il calcolo delle performance di riconfigurazione è stato condotto su un sistema a singolo modulo <...
Conclusioni <ul><li>Risultati ottenuti: </li></ul><ul><ul><li>Un flusso generale per riconfigurazione parziale su FPSLIC <...
Domande ?
Upcoming SlideShare
Loading in...5
×

3D-DRESD RABAN

267

Published on

Published in: Technology
0 Comments
0 Likes
Statistics
Notes
  • Be the first to comment

  • Be the first to like this

No Downloads
Views
Total Views
267
On Slideshare
0
From Embeds
0
Number of Embeds
0
Actions
Shares
0
Downloads
4
Comments
0
Likes
0
Embeds 0
No embeds

No notes for slide

Transcript of "3D-DRESD RABAN"

  1. 1. RABAN <ul><ul><li>Reconfiguration for Atmel devices Based on AT94K core </li></ul></ul><ul><ul><li>N-module version </li></ul></ul>
  2. 2. Sommario <ul><li>Obiettivi </li></ul><ul><li>Panoramica su FPSLIC </li></ul><ul><ul><li>FPGA Core </li></ul></ul><ul><ul><li>AVR Core </li></ul></ul><ul><ul><li>Cache Logic </li></ul></ul><ul><li>RABAN </li></ul><ul><ul><li>Impostazione </li></ul></ul><ul><ul><li>Implementazione </li></ul></ul><ul><ul><li>Flusso </li></ul></ul><ul><li>Performance </li></ul><ul><li>Conclusioni </li></ul><ul><li>Domande </li></ul>
  3. 3. Sommario <ul><li>Obiettivi </li></ul><ul><li>Panoramica su FPSLIC </li></ul><ul><ul><li>FPGA Core </li></ul></ul><ul><ul><li>AVR Core </li></ul></ul><ul><ul><li>Cache Logic </li></ul></ul><ul><li>RABAN </li></ul><ul><ul><li>Impostazione </li></ul></ul><ul><ul><li>Implementazione </li></ul></ul><ul><ul><li>Flusso </li></ul></ul><ul><li>Performance </li></ul><ul><li>Conclusioni </li></ul><ul><li>Domande </li></ul>
  4. 4. Obiettivi <ul><li>Presentare un flusso sistemi riconfigurabili alternativo a flusso Xilinx </li></ul><ul><li>Un'architettura capace di sfruttare il flusso presentato </li></ul>
  5. 5. Sommario <ul><li>Obiettivi </li></ul><ul><li>Panoramica su FPSLIC </li></ul><ul><ul><li>FPGA Core </li></ul></ul><ul><ul><li>AVR Core </li></ul></ul><ul><ul><li>Cache Logic </li></ul></ul><ul><li>RABAN </li></ul><ul><ul><li>Impostazione </li></ul></ul><ul><ul><li>Implementazione </li></ul></ul><ul><ul><li>Flusso </li></ul></ul><ul><li>Performance </li></ul><ul><li>Conclusioni </li></ul><ul><li>Domande </li></ul>
  6. 6. FPSLIC <ul><li>Field Programmable System Level Integrated Circuits (FPSLIC) è un SoC prodotto da Atmel </li></ul><ul><li>Nasce dall'unione di due progetti avanzati: </li></ul><ul><ul><li>Microcontrollore AVR (AVR Core)‏ </li></ul></ul><ul><ul><li>AT40K (FPGA Core)‏ </li></ul></ul>* <ul><li>* Copyright Atmel Corp. All rights reserved </li></ul>
  7. 7. Sommario <ul><li>Obiettivi </li></ul><ul><li>Panoramica su FPSLIC </li></ul><ul><ul><li>FPGA Core </li></ul></ul><ul><ul><li>AVR Core </li></ul></ul><ul><ul><li>Cache Logic </li></ul></ul><ul><li>RABAN </li></ul><ul><ul><li>Impostazione </li></ul></ul><ul><ul><li>Implementazione </li></ul></ul><ul><ul><li>Flusso </li></ul></ul><ul><li>Performance </li></ul><ul><li>Conclusioni </li></ul><ul><li>Domande </li></ul>
  8. 8. FPSLIC: FPGA Core - I <ul><li>Il FPGA Core è formata da l'unione di 3 tipi di componenti: </li></ul><ul><ul><li>Le celle di logica (figura a lato)‏ </li></ul></ul><ul><ul><li>I blocchi FreeRAM </li></ul></ul><ul><ul><li>Gli I/O pad </li></ul></ul><ul><li>* Copyright Atmel Corp. All rights reserved </li></ul>*
  9. 9. FPSLIC: FPGA Core - II <ul><li>Le celle di logica sono aggregate in settori quadrati di 16 celle </li></ul><ul><li>Agli angoli di ogni settori è posto un blocco di FreeRAM </li></ul><ul><li>Per comunicare le celle dispongono di: </li></ul><ul><ul><li>Di una reti di bus </li></ul></ul><ul><ul><li>Connessione diretta tra celle </li></ul></ul>
  10. 10. FPSLIC: FPGA Core - III <ul><li>Sono disponibile 5 piani di bus </li></ul><ul><li>Esistono due tipi di bus </li></ul><ul><ul><li>Express </li></ul></ul><ul><ul><li>Local </li></ul></ul><ul><li>Tutti i bus sono divisi in segmenti terminati da repeater che rigenera il segnale nel segmento successivo di Bus </li></ul><ul><li>* Copyright Atmel Corp. All rights reserved </li></ul>*
  11. 11. FPSLIC: FPGA Core - IV <ul><li>Ogni cella è connessione con le sue 8 vicine </li></ul><ul><li>Si risparmiano risorse di routing </li></ul><ul><li>Il routing è indipendente dalla posizione sulla griglia </li></ul><ul><li>* Copyright Atmel Corp. All rights reserved </li></ul>*
  12. 12. Sommario <ul><li>Obiettivi </li></ul><ul><li>Panoramica su FPSLIC </li></ul><ul><ul><li>FPGA Core </li></ul></ul><ul><ul><li>AVR Core </li></ul></ul><ul><ul><li>Cache Logic </li></ul></ul><ul><li>RABAN </li></ul><ul><ul><li>Impostazione </li></ul></ul><ul><ul><li>Implementazione </li></ul></ul><ul><ul><li>Flusso </li></ul></ul><ul><li>Performance </li></ul><ul><li>Conclusioni </li></ul><ul><li>Domande </li></ul>
  13. 13. FPSLIC: AVR Core <ul><li>È microcontrollore su architettura Harvard a 8 bit </li></ul><ul><li>Offre un throughput di 1 MIPS per Mhz </li></ul><ul><li>Dispone Di: </li></ul><ul><ul><li>32 registri </li></ul></ul><ul><ul><li>16 Linee di I/O </li></ul></ul><ul><ul><li>16 Linee di I/O verso la FPGA Core </li></ul></ul><ul><ul><li>Timers </li></ul></ul><ul><ul><li>interfacce di comunicazione </li></ul></ul><ul><li>* Copyright Atmel Corp. All rights reserved </li></ul>*
  14. 14. Sommario <ul><li>Obiettivi </li></ul><ul><li>Panoramica su FPSLIC </li></ul><ul><ul><li>FPGA Core </li></ul></ul><ul><ul><li>AVR Core </li></ul></ul><ul><ul><li>Cache Logic </li></ul></ul><ul><li>RABAN </li></ul><ul><ul><li>Impostazione </li></ul></ul><ul><ul><li>Implementazione </li></ul></ul><ul><ul><li>Flusso </li></ul></ul><ul><li>Performance </li></ul><ul><li>Conclusioni </li></ul><ul><li>Domande </li></ul>
  15. 15. FPSLIC: Cache Logic <ul><li>É possibile riconfigurare dinamicamente la FPGA Core attraverso 4 porte hardware: </li></ul><ul><ul><li>FPGAX: posizione orizzontale della cella </li></ul></ul><ul><ul><li>FPGAY: posizione verticale della cella </li></ul></ul><ul><ul><li>FPGAZ: indirizza la funzionalità da riconfigurare </li></ul></ul><ul><ul><li>FPGAD: carica la nuova configurazione </li></ul></ul><ul><li>La porte sono direttamente accessibili dall'AVR core </li></ul>
  16. 16. Sommario <ul><li>Obiettivi </li></ul><ul><li>Panoramica su FPSLIC </li></ul><ul><ul><li>FPGA Core </li></ul></ul><ul><ul><li>AVR Core </li></ul></ul><ul><ul><li>Cache Logic </li></ul></ul><ul><li>RABAN </li></ul><ul><ul><li>Impostazione </li></ul></ul><ul><ul><li>Implementazione </li></ul></ul><ul><ul><li>Flusso </li></ul></ul><ul><li>Performance </li></ul><ul><li>Conclusioni </li></ul><ul><li>Domande </li></ul>
  17. 17. RABAN: Impostazione - I <ul><li>L'elemento atomico riconfigurabile è un modulo </li></ul><ul><li>Ogni modulo contiene la logica per gestire la comunicazione </li></ul><ul><li>L'insieme delle n tuple <Modulo, Attach> attivi in un istante formano un contesto </li></ul><ul><li>Ad ogni contesto possono essere associate più implementazioni </li></ul><ul><li>La riconfigurazione avviene attraverso il passaggio tra due implementazioni di contesti diversi </li></ul>
  18. 18. RABAN: Impostazione - II <ul><li>Perchè la riconfigurazione possa venire in modo dinamico bisogna rispettare questo vincolo: </li></ul><ul><ul><li>I moduli in comune tra i due contesti non devono avere place & route diversi </li></ul></ul><ul><li>Ne deriva la necessità di diverse implementazioni per lo stesso constesti </li></ul>
  19. 19. Sommario <ul><li>Obiettivi </li></ul><ul><li>Panoramica su FPSLIC </li></ul><ul><ul><li>FPGA Core </li></ul></ul><ul><ul><li>AVR Core </li></ul></ul><ul><ul><li>Cache Logic </li></ul></ul><ul><li>RABAN </li></ul><ul><ul><li>Impostazione </li></ul></ul><ul><ul><li>Implementazione </li></ul></ul><ul><ul><li>Flusso </li></ul></ul><ul><li>Performance </li></ul><ul><li>Conclusioni </li></ul><ul><li>Domande </li></ul>
  20. 20. RABAN: Implementazione - I <ul><li>3 Componenti: </li></ul><ul><ul><li>I Moduli </li></ul></ul><ul><ul><li>Gli Attach </li></ul></ul><ul><ul><li>La Raban Control Interface </li></ul></ul><ul><li>Descritta, a parte per gli attach, in VHDL </li></ul><ul><li>Supporta riconfigurabilità 2D </li></ul>*Basata su immagine di proprieta di Atmel Corp. All rights reserved *
  21. 21. RABAN: Implementazione - II <ul><li>La Raban Control Interface : </li></ul><ul><ul><li>Fare da bridge tra gli attach e il bus con Avr </li></ul></ul><ul><ul><li>Controllare la connessione dei Moduli con al Bus durante la riconfigurazione </li></ul></ul><ul><li>Gli Attach : </li></ul><ul><ul><li>Sono ottenuti da macro HW native </li></ul></ul><ul><ul><li>Offrono comunicazione punto – punto tra modulo e parte statica </li></ul></ul><ul><ul><li>É molto simile all'interfaccia AVR-FPGA </li></ul></ul><ul><li>I Moduli : </li></ul><ul><ul><li>Sono considerati come black box </li></ul></ul>
  22. 22. Sommario <ul><li>Obiettivi </li></ul><ul><li>Panoramica su FPSLIC </li></ul><ul><ul><li>FPGA Core </li></ul></ul><ul><ul><li>AVR Core </li></ul></ul><ul><ul><li>Cache Logic </li></ul></ul><ul><li>RABAN </li></ul><ul><ul><li>Impostazione </li></ul></ul><ul><ul><li>Implementazione </li></ul></ul><ul><ul><li>Flusso </li></ul></ul><ul><li>Performance </li></ul><ul><li>Conclusioni </li></ul><ul><li>Domande </li></ul>
  23. 23. RABAN: Il Flusso - I <ul><li>Caratteristiche del flusso Atmel: </li></ul><ul><ul><li>Supporto alla co-verificazione </li></ul></ul><ul><ul><li>Nessun supporto alla progettazione di sistemi riconfigurabili </li></ul></ul><ul><li>* Copyright Atmel Corp. All rights reserved </li></ul><ul><li>* </li></ul>
  24. 24. RABAN: Il Flusso - II
  25. 25. RABAN: Il Flusso - III <ul><ul><li>Il flusso proposto offre: </li></ul></ul><ul><ul><ul><li>Co-verificazione </li></ul></ul></ul><ul><ul><ul><li>È utilizzabile su architetture diverse da quella presentata </li></ul></ul></ul><ul><ul><ul><li>Sintesi unica dei moduli indipendente dalla posizione </li></ul></ul></ul><ul><ul><ul><li>Utilizzo completo degli strumenti di trasformazione geometrica di IDS </li></ul></ul></ul><ul><ul><li>Utilizza gli strumenti standard di Atmel </li></ul></ul><ul><ul><ul><li>IDS : place & route, generazione dei bitstream differenza </li></ul></ul></ul><ul><ul><ul><li>System Designer : concatenazione tra bistream e codice AVR, programmazione del dispositivo </li></ul></ul></ul>
  26. 26. RABAN: Il Flusso - IV Un Esempio dell'Architettura in IDS
  27. 27. Sommario <ul><li>Obiettivi </li></ul><ul><li>Panoramica su FPSLIC </li></ul><ul><ul><li>FPGA Core </li></ul></ul><ul><ul><li>AVR Core </li></ul></ul><ul><ul><li>Cache Logic </li></ul></ul><ul><li>RABAN </li></ul><ul><ul><li>Impostazione </li></ul></ul><ul><ul><li>Implementazione </li></ul></ul><ul><ul><li>Flusso </li></ul></ul><ul><li>Performance </li></ul><ul><li>Conclusioni </li></ul><ul><li>Domande </li></ul>
  28. 28. Performance <ul><li>Per il calcolo delle performance di riconfigurazione è stato condotto su un sistema a singolo modulo </li></ul><ul><li>Il throughput reale ottenuto è pari 0,76MB/s </li></ul><ul><li>Il throughput massimo ottenibile pari 1,27MB/s </li></ul><ul><li>Tutti i risultati sono riferiti a una frequenza di 4Mhz </li></ul>
  29. 29. Conclusioni <ul><li>Risultati ottenuti: </li></ul><ul><ul><li>Un flusso generale per riconfigurazione parziale su FPSLIC </li></ul></ul><ul><ul><li>Un'architettura di riconfigurabilità: </li></ul></ul><ul><ul><ul><li>Interna </li></ul></ul></ul><ul><ul><ul><li>Dinamica </li></ul></ul></ul><ul><ul><ul><li>2D </li></ul></ul></ul><ul><ul><li>Una libreria C per la gestione di quest'ultima ( in fase di testing)‏ </li></ul></ul><ul><li>Sviluppi futuri: </li></ul><ul><ul><li>Introdurre supporto alla rilocazione dei moduli </li></ul></ul><ul><ul><li>Testare l'architettura su sistemi reali </li></ul></ul>
  30. 30. Domande ?
  1. A particular slide catching your eye?

    Clipping is a handy way to collect important slides you want to go back to later.

×