3D-DRESD DRC

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3D-DRESD DRC

  1. 1. DRC DRESD Reconfiguration Controller
  2. 2. Sommario <ul><li>ICAP </li></ul><ul><li>ICAP DRESD </li></ul><ul><li>OPB HWICAP </li></ul><ul><li>Problemi e Limiti </li></ul><ul><li>Soluzione Proposta - DRC </li></ul><ul><ul><li>Occupazione Area </li></ul></ul><ul><ul><li>Analisi Temporale </li></ul></ul><ul><li>Conclusioni e Sviluppi Futuri </li></ul>
  3. 3. ICAP (Internal Configuration Access Port) <ul><li>Presente sulle FPGA delle famiglie Virtex-II, Virtex-II Pro e Virtex 4 (non solo) </li></ul><ul><li>Interfacce diverse su Virtex-II e Virtex 4 ma sostanzialmente simili </li></ul>
  4. 4. ICAP DRESD <ul><li>Controller di riconfigurabilità verso porta ICAP sviluppato all’interno del gruppo D.R.E.S.D. </li></ul><ul><li>Interfaccia su PLB con funzionamento a 8 bit </li></ul><ul><li>Nessuna presenza di cache </li></ul><ul><li>Driver Semplici da usare </li></ul>
  5. 5. OPB HWICAP <ul><li>Controllo sviluppato da Xilinx </li></ul><ul><li>Interfacciato su OPB con funzionamento a 32 bit </li></ul><ul><li>Presenza di una cache fissa che utilizza le BRAM della FPGA </li></ul><ul><li>Driver non di facile utilizzo </li></ul>
  6. 6. Problema <ul><li>ICAP DRESD </li></ul><ul><li>Basso utilizzo delle potenzialità del bus </li></ul><ul><li>Mancanza di una cache </li></ul><ul><li>Interfaccia solo su PLB </li></ul><ul><li>OPB HWICAP </li></ul><ul><li>La cache utilizzata è su BRAM e la sua dimensione è fissata. </li></ul><ul><li>Interfaccia solo su OPB </li></ul><ul><li>Driver non semplicissimi </li></ul>
  7. 7. Soluzione -> DRC <ul><li>Interfaccia su bus OPB e PLB </li></ul><ul><li>Funzionamento a 32 bit </li></ul><ul><li>Cache implementata in vhdl su slices della FPGA </li></ul><ul><li>Driver di semplice utilizzo </li></ul><ul><li>Ad oggi il DRC è stato sviluppato solo su Virtex-II Pro e Virtex-II ma l’adattamento a Virtex 4 non presenta particolari problemi </li></ul>
  8. 8. Occupazione Area DRC S = 110 + 8N S N
  9. 9. Analisi Prestazioni Temporali (Ideali) Prendendo per vero che Tb > Ti
  10. 10. Conclusioni e Sviluppi Futuri <ul><li>Il DRC si pone come controllore di riconfigurabilità definitivo ma presenta dei limiti: </li></ul><ul><li>La premessa sul throughput fatta in precedenza non è rispettata in realtà </li></ul><ul><li>L’occupazione di area non ha tenuto conto di tutte quelle slices libere ma non utilizzabili in quanto non raggiungibili </li></ul><ul><li>Tutti i controller presentati sono Slave su Bus </li></ul><ul><li>Possibile introduzione di un meccanismo DMA con canale diretto verso le memorie dove si trovano i Bitstreams </li></ul>

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