Bab vii-flip-flop
Upcoming SlideShare
Loading in...5
×
 

Bab vii-flip-flop

on

  • 3,402 views

Tentang

Tentang

Statistics

Views

Total Views
3,402
Views on SlideShare
3,402
Embed Views
0

Actions

Likes
1
Downloads
196
Comments
0

0 Embeds 0

No embeds

Accessibility

Categories

Upload Details

Uploaded via as Adobe PDF

Usage Rights

© All Rights Reserved

Report content

Flagged as inappropriate Flag as inappropriate
Flag as inappropriate

Select your reason for flagging this presentation as inappropriate.

Cancel
  • Full Name Full Name Comment goes here.
    Are you sure you want to
    Your message goes here
    Processing…
Post Comment
Edit your comment

Bab vii-flip-flop Bab vii-flip-flop Document Transcript

  • 89 BAB VII DASAR FLIP-FLOP1. PendahuluanPada bagian sebelumnya telah dibahas tentang rangkaian kombinasional, yangmerupakan rangkaian dengan keluaran yang dikendalikan oleh kondisi masukan yangada. Pada sistem digital, terdapat pula rangkaian yang kondisi keluaran tidak hanyaditentukan oleh kombinasi masukan, tetapi juga ditentukan oleh kondisi keluaran yangterakhir yang terjadi pada sistem. Rangkaian semacam ini yang dikenal sebagairangkaian logika sequensial. Rangkaian sequensial ini memiliki elemen penyimpanyang melakukan penyimpanan level logika sinyal. Kondisi atau level yang terdapat padaelemen penyimpan ini yang menentukan state dari rangkaian sequensial. Pada rangkaianlogika sequensial ini, perubahan kondisi masukan dapat menyebabkan state rangkaiantetap berada pada state sebelumnya ataupun dapat pula menyebabkan state rangkaianberpindah ke state selanjutnya.Berikut ini akan dijelaskan tentang konsep dasar elemen penyimpan dalam sistemdigital. Penjelasan akan diawali dari contoh yang paling sederhana yang dapatmenggambarkan tentang hal ini. Sebagai ilustrasi awal, akan digunakan blok diagrampengontrol sistem alarm berikut ini : Gambar 7.1 Blok Diagram Pengontrol Sistem AlarmAlarm akan merespon masukan kontrol ON/ OFF . Alarm akan ON jika ON/ OFF = 1,sebaliknya akan OFF jika ON/ OFF = 0. Operasi yang diinginkan dari blok diagramtersebut adalah alarm akan ON jika sensor membangkitkan level tegangan positif.Kondisi Set merupakan respon terhadap keadaan yang tidak diinginkan sehingga alarmmenjadi ON. Jika alarm ON maka kondisi ON ini harus dapat bertahan hingga keluarandari sensor (ON/ OFF ) berubah menjadi 0. Alarm akan OFF secara atomatis jikamasukan Reset diaktifkan. Rangkaian ini membutuhkan elemen penyimpan untukmempertahankan kondisi aktifnya alarm hingga masukan Reset diaktifkan.Gambar berikut ini menunjukkan elemen penyimpan rudimentary, yang dibangun atassistem loop dengan 2 buah inverter. Gambar 7.2 Dasar Elemen Penyimpan (Memori) Bab VII Dasar Flip-Flop
  • 90Jika diasumsikan A=0, maka B=1. Rangkaian ini akan mempertahankan kondisi inidalam waktu yang tak berhingga. Sehingga dapat ditunjukkan bahwa rangkaian beradapada state yang ditentukan oleh nilai A dan B tersebut. Jika diasumsikan A = 1, maka B= 0. Kondisi inipun akan dipertahankan dalam waktu yang tak berhingga. Sehinggarangkaian elemen memori ini memiliki 2 buah state. Rangkaian ini tidak digunakandalam aplikasi selanjutnya karena kesulitan dalam hal mekanisme perubahan state yangterjadi.Rangkaian yang lebih baik untuk menunjukkan konsep dasar elemen penyimpan iniadalah berikut ini : Load Data A B Output TG1 TG2 Gambar 7.3 Elemen Penyimpan Dengan Transmission GateRangkaian ini memiliki mekanisme transisi state yang tidak terdapat pada rangkaiansebelumnya. Mekanisme transisi state yang terjadi menggunakan 2 buah transmissiongates (TG1 dan TG2). Transmission Gate 1 (TG1) digunakan untuk menghubungkanmasukan terminal Data pada titik A dari rangkaian. Sedangkan Transmission Gate 2(TG2) digunakan sebagai switch pada loop feedback (umpan balik) untuk menjaga statedari rangkaian. Transmission gates dikontrol oleh sinyal Load. Jika sinyal Load=1,maka TG1 akan ON dan node A akan memiliki level tegangan yang sama denganterminal input Data. Sedangkan pada saat yang bersamaan, TG2 akan OFF. Sehinggalevel logika pada node A akan dilewatkan menuju output. Jika Load=0, maka TG1 akanOFF dan TG2 akan ON, sehingga akan terbentuk loop feedback dari output menujunode A. Pada saat inilah kondisi output akan dipertahankan (elemen penyimpanbekerja). Jadi saat Load = 1 maka output akan membaca nilai logika pada node A,sedangkan pada saat Load = 0, maka output terakhir yang terjadi akan dipertahankan.Berdasasrkan penjelasan di atas, dapat dirumuskan sifat dasar yang harus dimiliki olehsuatu elemen penyimpan, yaitu : 1. Elemen tersebut harus mampu menjaga state terakhir yang terjadi atau harus mampu menjaga suatu nilai keluaran state. 2. Nilai yang tersimpan harus dapat dibaca. 3. Nilai yang tersimpan harus dapat diubah.2. Dasar LatchSama dengan konsep Transmission Gates di atas, dapat pula dibangun rangkaianpenyimpan dengan menggunakan gerbang logika dasar. Rangkaian berikut adalahelemen memori dasar yang dibangun menggunakan sepasang gerbang NOR. Bab VII Dasar Flip-Flop
  • 91 Gambar 7.4 Elemen Memori Dasar Menggunakan Gerbang NORTerminal masukannya adalah Set dan Reset yang menentukan perubahan state Q darirangkaian elemen penyimpan. Cara yang lebih umum dalam penggambaran rangkaiandasar memori menggunakan sepasang gerbang NOR ini adalah sebagai berikut : Gambar 7.5 Bentuk Lain Elemen Memori Dasar Menggunakan Gerbang NORKedua gerbang NOR dihubungkan secara cross-coupled. Rangkaian ini yang dikenalsebagai rangkaian dasar latch. Cara kerja rangkaian ini dapat digambarkan dalam bentuktable kebenaran berikut ini : S R Qa Qb KETERANGAN 0 0 0/1 0/1 Tidak berubah 0 1 0 1 1 0 1 0 1 1 0 0 Forbidden ConditionBerdasarkan table kebenaran di atas, latch akan mempertahankan kondisi keluaran (statekeluaran) ketika masukan S dan R bernilai ‘0’. Pada R = S = 0 inilah latch melakukanfungsi penyimpanan. Pada kondisi/state ini dapat tercapai Qa = 0  Qb = 1 atau Qa = 1 Qb = 0. Ketika R = 0 dan S = 1, latch akan mengalami set sehingga state keluaranmenjadi Qa = 1 dan Qb = 0. Sedangkan pada saat R = 1 dan S = 0, latch mengalami resetsehingga Qa = 0 dan Qb = 1. Pada semua variasi S dan R di atas terlihat bahwa Qamerupakan komplemen Qb. Namun pada kondisi R = S = 1, kedua keluaran Qa dan Qbbernilai 0.Rangkaian latch dengan koneksi cross-coupled ini dapat digunakan sebagai rangkaianmemori pada blok diagram pengontrol alarm di atas. Dengan menghubungkan sinyal Setpada masukan S dan Reset pada masukan R. Keluaran Qa menghasilkan sinyalON/ OFF . Untuk inisialisasi operasi system alarm, latch akan direset sehingga alarmakan off. Ketika sensor menghasilkan nilai logika 1, latch akan mengalami Set sehinggaQa = 1 sehingga alarm menjadi on. Jika keluaran sensor menjadi 0, pada saat tersebut Qabernilai 1, maka Qa akan mempertahankan state keluaran terakhir, sehingga alarm akantetap on. Agar alarm menjadi off, maka masukan Reset harus diaktifasi denganmemberikan masukan logika 1, sehingga alarm menjadi off. Bab VII Dasar Flip-Flop
  • 92 1. 7.2 Gated SR LatchPada rangkaian latch di atas, perubahan state terjadi jika ada perubahan sinyal S dan R.Jika perubahan pada sinyal ini tidak dapat dikontrol, maka tidak dapat diketahui saatterjadinya perubahan state dari latch. Pada system alarm di atas, dapat dirancang suatumasukan lain yang berfungsi sebagai pengontrol terjadinya perubahan state rangkaianlatch. Masukan lain ini dikenal sebagai masukan enable. Jika masukan enable aktif,maka latch akan bekerja seperti deskripsi table kebenaran di atas, namun jika masukanenable tidak aktif, maka latch tidak akan bekerja. Mode tidak aktifnya sinyal enable inidikenal juga sebagai mode disable. Sehingga pada mode disable, jika masukan Setberubah dari 0 ke 1, maka alarm tidak akan on. Rangkaian latch di atas tidak dapatmelakukan deskripsi fungsi terakhir ini, sehingga agar deskripsi ini dapat beroperasi,maka perlu adanya modifikasi pada rangkaian latch yang pertama. Jadi denganmodifikasi ini, konsep kerja latch seperti pada tabel kebenaran di atas hanya terjadi jikaenable input aktif.Modifikasi rangkaian yang dimaksud adalah sebagai berikut : Q Gambar 7.6 Gated SR LatchPada rangkaian modifikasi ini, gerbang AND berfungsi sebagai kontrol. Jika Clkbernilai 0, maka R’ dan S’ menjadi 0, sehingga Q dan Q tidak berubah dari statesebelumnya. Namun jika Clk = 1, maka sinyal R’ dan S’ akan sama dengan masukan Rdan S. Sehingga saat Clk = 1 inilah latch akan bekerja dengan transisi seperti pada tablekebenaran latch di atas. Sinyal Clk inilah yang bekerja sebagai sinyal control yangdiawal diperkenalkan sebagai sinyal enable.Rangkain latch yang menggunakan sinyal control (sinyal enable) ini dikenal sebagaigated latch atau gated SR latch. Modifikasi table kebenaran akibat adanya sinyal controlClk ini adalah sebagai berikut : Clk S R Q(t+1) 0 x x Q(t) Tidak berubah 1 0 0 Q(t) Tidak berubah 1 0 1 0 1 1 0 1 1 1 1 xSimbol grafik untuk rangkaian gated SR latch ini adalah sebagai berikut : Bab VII Dasar Flip-Flop
  • 93 S Q Clk R Q Gambar 7.7 Simbol Grafik SR Latch 2. Gated SR Latch Menggunakan Gerbang NANDPada bagian sebelumnya telah dibahas konsep latch sebagai elemen dasar penyimpan.Latch yang ditunjukkan menggunakan gerbang dasar NOR. Tentu dengan bentukkoneksi yang sama dapat dibuat latch menggunakan gerbang dasar NAND. Denganmenggunakan gerbang NAND dapat dibentuk rangkaian gated latch menggunakangerbang NAND seperti berikut ini : S Q Clk Q R Gambar 7.8 Gated SR Latch Menggunakan Gerbang NANDRangkaian ini memiliki table kebenaran yang sama dengan table kebenaran rangkaiangated latch sebelumnya. Hanya saja masukan sinyal control Clk menggunakan gerbangNAND sebagai antarmukanya. Dengan gerbang NAND diharapkan jumlah transistoryang terdapat pada rangkaian latch bisa lebih sedikit jika dibandingkan menggunakangerbang AND. 3. Gated D LatchBentuk latch yang secara praktis penggunaannya luas adalah D Latch. Rangkaian Dlatch ini memiliki masukan tunggal yaitu D (Data), dan akan menyimpan masukan Ddengan pengendali sinyal Clk (clock). Rangkaian ini dikenal sebagai Gated D latchdengan bentuk implementasi sebagai berikut : Q Gambar 7.9 Gated D LatchJika D = 1, maka S = 1 dan R = 0, sehingga akan mengakibatkan state Q bernilai 1 (Q =1). Sedangkan jika D = 0, maka S = 0 dan R = 1 yang berakibat pada state Q bernilai 0(Q = 0). Perubahan state pada Q akan terjadi jika Clk bernilai 1, sedangkan saat Clk Bab VII Dasar Flip-Flop
  • 94bernilai 0, Q akan mempertahankan state terakhirnya. Table kebenaran yangmenggambarkan cara kerja dari gated D latch ini adalah sebagai berikut : Clk D Q(t+1) 0 x Q(t) 1 0 0 1 1 1Bentuk symbol grafik dari gated D latch ini adalah sebagai berikut : Gambar 7.10 Simbol Gated D-LatchBerdasarkan table kebenaran di atas, terdapat symbol Q(t+1) dan Q(t). Simbol Q(t)menunjukkan nilai state saat ini, sedangkan Q(t+1) adalah nilai state berikutnya. Padatable kebenaran di atas, pada saat Clk = 0, untuk nilai D berapapun (D = x) maka Q(t+1)= Q(t). Kondisi inilah yang menunjukkan terjadinya kondisi penyimpanan padarangkaian gated D latch, artinya keluaran tidak akan berubah dan akan sama dengankondisi keluaran terakhir. Sedangkan pada saat Clk bernilai 1 (Clk = 1), setiapperubahan nilai D akan menyebabkan perubahan keluaran pada state berikutnya.Kelebihan utama dari gated D latch ini adalah dapat dihindarinya kondisi race yangmungkin terjadi jika S = R = 1. Jadi kondisi keluaran = x yang terlihat pada tablekebenaran gated SR latch tidak mungkin terjadi pada rangkaian gated D latch ini.Contoh penggambaran cara kerja rangkaian gated D latch pada diagram pewaktu adalahsebagai berikut : t1 t2 t3 t4 Clk D Q time Gambar 7.11 Diagram Pewaktu Gated D-LatchPada gambar terlihat bahwa Q akan berubah jika Clk = 1. Pada saat Clk = 0 meskipun Dberubah (lihat interval t1 – t2), maka Q akan tetap.3. Master-slave D Flip-FlopRangkaian : Bab VII Dasar Flip-Flop
  • 95 Master Slave Qm Qs D D Q D Q Q Q Q Q Gambar 7.12 Rangkaian Master-Slave D Flip-FlopBerdasarkan rangkaian di atas, D-FF pertama adalah master, dan akan dikendalikan olehnilai Clk = 1, sedangkan D-FF yang kedua adalah slave dengan pengendali pulas Clk =0. Cara kerja rangkaian ini adalah sebagai berikut :Pada saat masukan Clock = 1, maka master akan membaca masukan D (data) dan akanmenyebabkan Qm = D. Pada saat yang bersamaan (Clock = 1) slave akanmempertahankan state Qs yang terakhir, sehingga Qs tidak mengalami perubahan. JikaClock berubah menjadi 0, maka state pada master akan tetap (Qm akan mempertahankankeluaran terakhir saat Clock masih berharga 1), sedangkan slave akan mengalamiperubahan sehingga pada saat Clock = 0 Qs, akan membaca nilai Qm (Qs = Qm).Sehingga dari perubahan nilai Clock, Qs sebagai keluaran akhir dari rangkaian tersebutakan mengalami perubahan state jika Clock bernilai 0.Rangkaian tersebut dikenal sebagai Master-slave D Flip-Flop yang memiliki symbolgrafik sebagai berikut : D Q Q Gambar 7.13 Simbol D Master-Slave Flip-FlopBerdasarkan symbol grafik, tanda > menunjukkan symbol aktifasi Clock yang akanmenyebabkan perubahan state pada keluaran, dan pada symbol tersebut dengan adanyatanda buble (o) berarti aktifasi perubahan state terjadi saat Clock bernilai logika 0.Untuk rangkaian D Flip-Flop yang menggunakan aktifasi pulsa clock bernilai 1 dikenalsebagai Positive-edge-triggered D Flip-Flop. Simbol grafik untuk rangkaian Positive-edge-triggered D Flip-Flop adalah sebagai berikut : D Q Q Gambar 7.14 Positive-Edge-Triggered D Flip-FlopPerbedaannya terlihat pada tanda > yaitu tidak adanya tambahan symbol bubble (o).Sehingga dari symbol grafik diketahui aktifasi perubahan state jika Clk = 1. Bab VII Dasar Flip-Flop
  • 96Untuk membandingkan antara D latch, master-slave DFF dan positive edge-triggeredDFF akan ditunjukkan dengan membandingkan keluaran rangkaian berikut ini : D D Q Qa Clk Clk Q SET D Q Qb CLR Q SET D Q Qc CLR Q Gambar 7.15 D Latch dan D Flip-Flop Dengan Sumber Input SamaJika terdapat sinyal D dan sinyal Clock dengan bentuk perubahan seperti di bawah ini,maka akan diperoleh perbandingan bentuk Qa, Qb dan Qc secara lengkap adalah : Clk D Qa Qb Qc Gambar 7.16 Diagram Pewaktu Rangkaian gambar 7.15Jadi untuk masukan D yang sama, akan diperoleh bentuk keluaran di titik Qa, Qb, dan Qcyang berbeda. Jelaskan penyebabnya !!!7.6 Master-slave D-FF dengan Masukan Clear dan PresetRangkaian ini merupakan penyempurnaan dari rangkaian master-slave D-FFsebelumnya. Pada rangkaian ini terdapat tambahan masukan yaitu masukan Clear danmasukan Preset. Fungsi dari masukan Clear adalah membuat keluaran Q secaralangsung bernilai 0 tanpa perlu menunggu Clock bernilai 0 dan tanpa perlu melihatberapa nilai D pada saat itu. Dengan memberi masukan Clear bernilai 0 secara otomatisQ = 0. Sedangkan fungsi dari masukan preset adalah sebaliknya membuat keluaran Qotomatis bernilai 1 tanpa harus menunggu Clock bernilai 0 dan tanpa perlu melihatberapa nilai D pada saat tersebut. Simbol grafik dari rangkaian ini adalah sebagaiberikut : Bab VII Dasar Flip-Flop
  • 97 Gambar 7.17 Master-Slave D Flip-Flop Dengan Masukan Clear dan PresetSedangkan untuk Positive-edge-triggered D Flip-Flop dengan masukan Clear dan Presetmemiliki bentuk symbol grafik sebagai berikut : Gambar 7.18 Positive-Edge-Triggered D Flip-Flop Dengan Masukan Clear dan Preset7.7 T Flip-FlopD flip-flop merupakan elemen penyimpan yang sangat banyak digunakan. Denganmenambahkan rangkaian kombinasional sederhana pada masukannya, dari D flip-flopini dapat diturunkan jenis flip flop lain sebagai jenis elemen penyimpan. Bentukrangkaiannya adalah sebagai berikut : D Q Q T Q Q Clock Gambar 7.19 Rangkaian T Flip-Flop Yang Dibangun Dari D Flip=FlopRangkaian di atas menggunakan positive-edged triggered D flip-flop. Fungsi persamaanmasukan D yang dihasilkan dari rangkaian kombinasional yang ditambahkan pada flip-flop mempunyai bentuk persamaan D = T Q  T Q sehingga jika T = 1, maka D = Qsebaliknya jika T = 0, maka D = Q. Sehingga jika digambarkan table kebenaran darirangkaian di atas akan diperoleh bentuk sebagai berikut : T Q(t+1) Bab VII Dasar Flip-Flop
  • 98 0 Q(t) 1 Q (t)Rangkaian penyimpan yang memiliki bentuk table kebenaran seperti di atas dikenalsebagai T Flip-Flop (T-FF). Simbol T berarti Toggle, yang menunjukkan bahwarangkaian akan mentoggles (menginversi) state keluaran pada saat T = 1. Simbol grafikdari T Flip-Flop ini adalah sebagai berikut : T Q Q Gambar 7.20 Simbol T Flip-FlopSebagai contoh diagram pewaktu yang menunjukkan cara kerja dari T flip-flop iniadalah sebagai berikut : t1 t2 t3 t4 Clk T Q time Gambar 7.21 Diagram Pewaktu Untuk T Flip-FlopJadi bentuk rangkaian T-FF di atas, bukanlah satu-satunya konfigurasi T-FF yang dapatdibangun. Selama suatu konfigurasi dapat memenuhi table kebenaran T-FF di atas,maka rangkaian tersebut dapat disebut sebagai rangkaian T-FF. Pada kasus ini hanyadicontohkan suatu rangkaian T-FF yang dibentuk dengan mengkonfigurasi kembalirangkaian D-FF yang ditambahkan rangkaian kombinasional di bagian masukannya.7.8 JK Flip-Flop (JK-FF)Bentuk elemen penyimpan lainnya yang banyak digunakan adalah JK Flip-Flop. Suaturangkaian JK Flip-Flop yang dibentuk menggunakan D Flip-Flop memiliki bentuksebagai berikut : J D Q Q K Q Q Clock Gambar 7.22 Rangkaian JK Flip-Flop Yang Dibangun Dari D Flip-Flop Bab VII Dasar Flip-Flop
  • 99Pada rangkaian ini, persamaan D mempunyai bentuk : D = JQ+ J QSehingga diperoleh bentuk table kebenaran untuk rangkaian ini adalah sebagai berikut : J K Q(t+1) 0 0 Q(t) 0 1 0 1 0 1 1 1 Q (t)Simbol grafik untuk rangkaian JK Flip-Flop ini adalah sebagai berikut : J Q K Q Gambar 7.23 Simbol JK Flip-FlopRangkaian JK Flip-Flop ini menggabungkan cara kerja SR dan T flip-flop pada sisikeunggulan masing-masing flip-flop. JK Flip-Flop berperilaku sebagai SR Flip-Floppada saat J = S dan K = R untuk semua kondisi masukan kecuali pada kondisi J = K = 1.Pada kondisi yang harus dihindari di mode operasi SR Flip-Flop (J = K = 1), JK flip-flop akan mentoggles state keluarannya dan berperilaku sebgai T flip-flop.7.9 Rangkaian Register Gambar 7.24 Rangkaian Shift RegisterSuatu flip-flop akan menyimpan satu bit informasi. Jika sejumlah flip-flop digunakanuntuk menyimpan informasi sebanyak n bit, flip-flop semacam ini yang dikenal sebagairegister. Sumber clock bersama (common clock) digunakan oleh setiap flip-flop padasuatu register.Register Geser (Shift Register)Merupakan register yang mempunyai kemampuan menggeser setiap bit yang berada didalamnya. Gambar shift register ini ditunjukkan pada gambar 7.24 di atas. Pada gambar7.24 tersebut, register geser melakukan penggeseran sebuah bit dari arah kiri ke kanan. Bab VII Dasar Flip-Flop
  • 100Isi sebuah flip-flop akan dikirimkan ke flip-flop berikutnya yang berada di sebelahkanannya dengan kendali sinyal clock bagian transisi positif (01). Ilustrasipenggeseran ini akan ditunjukkan dengan adanya Input (In) : 1, 0, 1, 1, 1, 0, 0, dan 0dengan durasi sepanjang delapan pulsa clock. Dengan asumsi nilai awal setiap flip-flopadalah 0, maka urutan pergeseran bit dari flip-flop kiri ke flip-flop sebelah kanannyaadalah sebagai berikut : In Q1 Q2 Q3 Q4 = Out t0 1 0 0 0 0 t1 0 1 0 0 0 t2 1 0 1 0 0 t3 1 1 0 1 0 t4 1 1 1 0 1 t5 0 1 1 1 0 t6 0 0 1 1 1 t7 0 0 0 1 17.10 Rangkaian CounterRangkaian ini digunakan dalam system digital untuk berbagai keperluan. Rangkaiancounter dapat digunakan untuk menghitung jumlah kemunculan suatu event,membangkitkan interval waktu control untuk berbagai tugas dalam system, dan lain-lain. Rangkaian counter dapat diimplementasikan dengan menggunakan rangkaianpenjumlah / pengurang seperti yang dibahas pada rangkaian aritmatika bilangansebelumnya. Namun cara ini terbilang kurang efisien karena kebutuhan pengubahan isicounter hanya 1 bit, sehingga menggunakan rangkaian adder / subtractor tergolongboros sumber daya. Untuk keperluan efisiensi ini didesain rangkaian countermenggunakan T Flip-Flop dan D Flip-Flop.Secara umum counter dibagi menjadi up-counter dan down-counter. Rangkaian counteryang paling mudah diimplementasi adalah yang menggunakan T Flip-Flop. Hal inikarena karakteristik toggle yang dimiliki T-FF sangat mudah untukmengimplementasikan rangkaian counter.7.10.1 Rangkaian up-counter menggunakan T Flip-Flop 1 T Q T Q T Q Clock Q Q Q Q0 Q1 Q2 Bab VII Dasar Flip-Flop
  • 101 Gambar 7.25 Rangkaian Up-Counter 3 Bit Gambar 7.26 Diagram Pewaktuan Up-Counter 3 BitGambar di atas menunjukkan rangkaian counter 3 bit yang dapat melakukanpenghitungan dari 0 sampai dengan 7. Masukan clock pada ketiga flip-flop terhubungsecara cascade. Setiap masukan flip-flop terhubung dengan logika 1, yang berarti bahwastate flip-flop akan mengalami pembalikan logika keluaran setiap kemunculan pulsaclock positif. Masukan clock pada 2 flip-flop terakhir berasal dari keluaran Q flip-flopsebelumnya. Hal ini mengakibatkan pembalikan state keluaran pada output Q1 akanterjadi saat transisi negative (10) dari Q0. Demikian pula pada Q2, pembalikan statekeluaran akan terjadi setiap transisi negative dari Q1. Sehingga secara lengkap bentuksinyal keluaran dari rangkaian up-counter terlihat pada diagram pewaktuan. Carapembacaan diagram pewaktuan untuk setiap perioda pulsa clock adalah denganmengurutkan nilai logika keluaran Q2, Q1, dan Q0 (Q2  Q0). Sehingga diperoleh urutan000, 001, 010, 011, 100, 101, 110, dan 111. Karena keluaran bersifat naik makarangkaian ini dikenal sebagai up-counter.7.10.2 Rangkaian Down-Counter 3 BitSedangkan rangkaian down-counter yang dibentuk menggunakan T flip-flop adalahsebagai berikut : 1 T Q T Q T Q Clock Q Q Q Q0 Q1 Q2 Gambar 7.27 Rangkaian Down-Counter 3 BitPada rangkaian down-counter ini, masukan pulsa clock untuk T-flip-flop kedua danseterusnya berasal dari keluaran flip-flop sebelumnya. Sedangkan masukan T padasetiap flip-flop terhubung ke masukan logika 1. Diagram pewaktuan yang menunjukkancara kerja down-counter ini adalah sebagai berikut : Bab VII Dasar Flip-Flop
  • 102 Gambar 7.28 Diagram Pewaktuan Down-Counter 3 BitUrutan kombinasi keluaran (Q2, Q1, dan Q0) adalah 111, 110, 101, 100, 011, 010, 001,dan 000. Terlihat bahwa kombinasi 3 bit Q2 sampai dengan Q0 bersifat menurunsehingga rangkaian ini dikenal sebagai down-counter 3 bit. Bab VII Dasar Flip-Flop