Your SlideShare is downloading. ×
Rangkaian logika sequensi
Upcoming SlideShare
Loading in...5
×

Thanks for flagging this SlideShare!

Oops! An error has occurred.

×

Introducing the official SlideShare app

Stunning, full-screen experience for iPhone and Android

Text the download link to your phone

Standard text messaging rates apply

Rangkaian logika sequensi

1,241
views

Published on


0 Comments
0 Likes
Statistics
Notes
  • Be the first to comment

  • Be the first to like this

No Downloads
Views
Total Views
1,241
On Slideshare
0
From Embeds
0
Number of Embeds
0
Actions
Shares
0
Downloads
54
Comments
0
Likes
0
Embeds 0
No embeds

Report content
Flagged as inappropriate Flag as inappropriate
Flag as inappropriate

Select your reason for flagging this presentation as inappropriate.

Cancel
No notes for slide

Transcript

  • 1. Rangkaian logika sequensi Tenia wahyuningrum, SKom, MT
  • 2. Pengertian Rangkaian logika secara garis besar dibagi menjadi Rangkaian Rangkaian logika Logika kombinasi sekuensi
  • 3. Rangkaian logikakombinasi Rangkaian logika Kombinasi adalah rangkaian yang kondisi keluarannya (output) dipengaruhi oleh kondisi masukan (input).
  • 4. Rangkaian logikaSequensialRangkaian logika Sequensi adalah rangkaian yang kondisi keluarannya dipengaruhi oleh kondisi input dan keadaan keluaran sebelumnya atau dapat juga dikatakan rangkaian yang bekerja berdasarkan urutan waktu.
  • 5. Flip flop Flipflop adalah rangkaian utama dalam logika sequensial. Counter, Register, Memory, serta rangkaian sequensial lainnya disusun dengan menggunakan flipflop sebagai komponen utama. Flipflop adalah rangkaian yang mempunyai fungsi pengingat (memory). Artinya rangkaian ini mampu melakukan penyimpanan data
  • 6. Flip Flop Ciri utama dari flipflop adalah keluaran Q dan Q adalah selalu berlawanan / stabil (jika Q = 0 maka Q = 1, Jika Q = 1 maka Q =0). Karena kondisi dua keadaan stabil ini rangkaian flipflop dinamakan juga dengan rangkaian bistabil.
  • 7. Flip flop Set Reset Flipflop ini terdiri dari dua masukan, yaitu S (set) dan R (reset). Serta dua keluarannya yaitu Q dan Q . Kondisi Set adalah kondisi ketika Q berlogika 1. Sedangkan kondisi Reset adalah kondisi ketika Q berlogika 0.
  • 8. Rangkaian SR Flip flopmenggunakan gerbang NORQn=R+Qn-1Qn=S+Qn-1
  • 9. analisis Jika keadaan S=1, dan R=0 Misalkan keadaan awal (t0) Q0=0 dan Q0=1 Tentukan lah keadaan Qn dan Qn pada t1, t2, t3, t4 , t5
  • 10. Diagram waktu S 1 1 1 1 1 1 R 0 0 0 0 0 0 Qn 0 0 1 1 1 1 Qn 1 0 0 0 0 0 t0 t1 t2 t3 t4 t5 Keadaan awal
  • 11. Selidikilah Jika keadaan S=1, dan R=0 Misalkan keadaan awal (t0) Q0=1 dan Q0=0 Tentukan lah keadaan Qn dan Qn pada t1, t2, t3, t4 , t5
  • 12. Diagram waktu S 1 1 1 1 1 1 R 1 1 1 1 1 1 Qn Qn t0 t1 t2 t3 t4 t5 Keadaan awal
  • 13. Selidikilah Jika keadaan S=0, dan R=1 Misalkan keadaan awal (t0) Q0=0 dan Q0=1 Tentukan lah keadaan Qn dan Qn pada t1, t2, t3, t4 , t5
  • 14. Selidikilah Jika keadaan S=0, dan R=1 Misalkan keadaan awal (t0) Q0=1 dan Q0=0 Tentukan lah keadaan Qn dan Qn pada t1, t2, t3, t4 , t5
  • 15. Selidikilah Jika keadaan S=0, dan R=0 Misalkan keadaan awal (t0) Q0=0 dan Q0=1 Tentukan lah keadaan Qn dan Qn pada t1, t2, t3, t4 , t5
  • 16. Selidikilah Jika keadaan S=0, dan R=0 Misalkan keadaan awal (t0) Q0=1 dan Q0=0 Tentukan lah keadaan Qn dan Qn pada t1, t2, t3, t4 , t5
  • 17. Selidikilah Jika keadaan S=1, dan R=1 Misalkan keadaan awal (t0) Q0=0 dan Q0=1 Tentukan lah keadaan Qn dan Qn pada t1, t2, t3, t4 , t5
  • 18. Tabel kebenaran INPUT OUTPUT S R Qn-1 Qn Qn Keadaan 1 0 0 1 0 Set 1 0 1 1 0 (Qn=1) 0 1 1 0 1 Reset 0 1 0 0 1 (Qn=0) 0 0 0 0 1 Tetap 0 0 1 1 0 (Qn=Qn-1) 1 1 0 ? ? Terlarang 1 1 1 ? ? (Qn=?)
  • 19. Flip Flop SR Canggih PRESET CLEAR
  • 20.  Flipflop SR canggih memiliki tambahan fungsi yaitu input clock untuk sinkronisasi pengaktifan, dan input Preset dan Clear. Preset = memberikan nilai set awal Clear = memberikan nilai reset awal Aksinya tidak dipengaruhi oleh clock
  • 21.  Flip flop JK merupakan penyempurnaan flipflop RS terutama pada kondisi terlarang. Pada kondisi masukan J = 1 dan K = 1 akan membuat kondisi keluaran berlawanan dengan kondisi keluaran sebelumnya. Sementara untuk keluaran berdasarkan kondisi- kondisi masukan yang lain semua sama dengan Flipflop RS.
  • 22. Flipflop JK
  • 23. Tabel Kebenaran INPUT OUTPUTJ K S=J.Qn-1 R=K.Qn-1 Qn-1 Qn Qn Keadaan1 0 0 0 0 1 0 Set1 0 1 0 1 1 0 (Qn=1)0 1 1 1 1 0 1 Reset0 1 0 0 0 0 1 (Qn=0)0 0 0 0 0 0 1 Tetap0 0 1 0 1 1 0 (Qn=Qn-1)1 1 0 0 0 1 0 Komplemen1 1 1 1 1 0 1 (Qn=Qn-1)
  • 24. Flipflop D Flipflop D dibangun dengan menggunakan flipflop SR. Output flipflop D hanya memiliki dua keadaan yaitu keadaan set atau keadaan reset.
  • 25. INPUT OUTPUTD Qn-1 Qn Qn Keadaan0 0 0 1 Reset (Qn=0)0 1 0 1 Reset (Qn=0)1 0 1 0 Set (Qn=1)1 1 1 0 Set (Qn=1)
  • 26. Fliflop T Telah dibahas di muka bahwa flipflop JK memiliki watak membalik jika keadaan output sebelumnya jika J dan K diberi input tinggi. Dengan menggunakan flipflop JK yang kedua inputnya dihubungkan jadi satu, maka diperoleh flipflop yang memiliki watak  membalik output sebelumnya jika inputnya tinggi.  output sebelumnya tetap jika inputnya rendah.
  • 27. Flipflop T
  • 28. INPUT OUTPUTT Qn-1 Qn Qn Keadaan0 0 0 1 Tetap (Qn=Qn-1)0 1 1 0 Tetap (Qn=Qn-1)1 0 1 0 Membalik (Qn=Qn-1)1 0 0 1 Membalik (Qn=Qn-1)
  • 29. LATIHAN
  • 30. Diagram waktu t0 t1 t2 t3 t4 t5 Keadaan awal