1. Técnica y Diseño
Síntesis Digital Directa de
Frecuencias, DDFS
Por Sigfredo Pagel
Los sistemas de comunicaciones re- son chips de pequeño tamaño que la misma se encuentra estampada
quieren para sus procesos de ondas se instalan fácilmente en cualquier en una palabra binaria de control
senoidales que se obtienen en gene- placa impresa. Todo esto los hace de frecuencia FCW (Frequency
ral a partir de osciladores tales como apetecibles también en la fabricación Control Word) que se aplica a la
los denominados Colpitts, Clapp, de generadores de funciones. entrada del dispositivo. Los compo-
etc., etc. Para aumentar la estabilidad Este artículo trata sobre el fun- nentes básicos de un DDS se indican
en frecuencia se emplean cristales cionamiento de estos dispositivos y en la Figura 1 y están constituidos
de cuarzo y se los engancha en fase algunas de sus particularidades. En el por:
con el auxilio del PLL. En la actuali- Nº 602 de esta Revista Española de 1) un reloj (CLK) que genera la fre-
dad la forma más rápida y eficiente Electrónica fue utilizado el DDS cuencia empleada en el muestreo y
de generar frecuencias es a través de AD9835 en el diseño de un receptor para sincronizar las operaciones a ser
los denominados DDFS o simplemen- DRM, por lo cual aquí haremos refe- realizadas por el sistema.
te DDS (Direct Digital Synthesis) o rencia a dicho dispositivo de Analog 2) un acumulador de fase que
Síntesis Digital Directa. Se utilizan Devices. compara la frecuencia del reloj con la
técnicas de muestreo, memorias No todo es beneficio, los DDS frecuencia que se desea generar,
RAM o sin/cos ROM, conversión Di- para cubrir su rango de funciona- impresa en la palabra binaria de
gital-Analógica DA y filtrado digital. miento utilizan métodos de mues- sintonía, se trata de un dispositivo
Estos sistemas que a veces se deno- treo y están, por lo tanto, sometidos que realiza operaciones aritméticas
minan NCO (Numerically Controlled a la teoría de muestreo (Shannon y sencillas.
Oscillators) es decir Osciladores Con- Nyquist). La máxima frecuencia utili- 3) la denominada “lookup table”
trolados de forma Digital, a pesar de zable se encuentra en el orden del (LUT) que suele ser una “sin/cos
esta curiosa denominación los DDS 45% de la frecuencia del reloj; en la ROM” donde se realizan las opera-
no tienen componentes capaces de actualidad las frecuencias máximas ciones de conversión de fase en
oscilar (a no ser del reloj o clock), en posibles de generar se sitúan en tor- amplitud.
consecuencia la denominación NCO no a 1GHz. A pesar de sus limitacio- 4) el conversor digital-analógico
no ha sido la más feliz de manera nes, muchas de sus funcionalidades (DAC) para convertir la onda
que la denominación DDS es la más son únicas y no se pueden obtener muestreada, a la salida de la me-
adecuada. mediante ninguna otra técnica. moria, en una onda escalonada
Los DDS presentan una excelen- analógica.
te resolución de frecuencia, son muy Arquitectura del DDS 5) finalmente un filtro paso bajo
flexibles, pueden ser fácilmente mo- anti-alias (LPF) que provee un sua-
dulados, se los puede combinar con La generación de frecuencias vizado del escalonado de la sinus-
el PLL para ampliar su rango y, con comienza por la sintonía de una oide que ahora queda lista para ser
los procesos de integración actuales, determinada frecuencia, el valor de utilizada.
Figura 1. Ejemplo de
esquema básico de DDS y
señales generadas
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2. Técnica y Diseño
Descripción del El reloj (CLK) El acumulador de fase
funcionamiento del
DDS Para el reloj pueden utilizarse El acumulador de fase es el com-
osciladores del tipo de los utiliza- ponente principal del DDS y en gene-
Cabe notar que Analog Devices dos en los PC por ejemplo, el ral, en el estado actual de la técnica,
(AD) es la empresa que ha desarro- GVXO, Figura 3, donde también presenta una resolución que va de 24
llado los DDS de la serie AD98xx se exhibe un extracto de sus ca- a 48 bits o incluso 64 bits; el AD9835
(AD9833, AD9835, AD9850, etc., racterísticas más elementales. presenta una resolución intermedia
etc.) además de haber puesto a Para este ejemplo particular, se de 32 bits, Figura 2.
disposición de los diseñadores un encuentran disponibles valores
amplio material técnico lo que siem- intermedios entre 33 MHz y 50
pre es de agradecer. Por simplicidad, MHz, todos se alimentan con baja
para describir el funcionamiento de tensión y son muy estables. Po-
un DDS me he basado en uno de los dría pensarse en un reloj de 50
más sencillos, el AD9835, que pre- MHz que es el máximo sugerido
senta una resolución de 32 bits en los para el AD9835 y, de esta mane-
registros. Sería apto para obtener ra, se respetaría holgadamente la
una frecuencia de salida del orden teoría de muestreo a fin de obte-
de los 20 MHz con un reloj cuya ner una frecuencia de salida
frecuencia puede llegar hasta los máxima de 20 MHz que se encon- Figura 4. Rueda de fase
50 MHz según la hoja de especifica- traría en el orden del 40 % de la digital
ciones de AD. Comenzaremos la des- frecuencia de muestreo, condi-
cripción desglosando el DDS en sus ción práctica requerida para este La naturaleza de una señal pe-
diferentes bloques de acuerdo con la tipo de operación. Una aplicación riódica continua, como la sinusoide,
Figura 1. a los receptores digitales DRM presenta obviamente una fase que
puede verse en la referencia ( 1 ). varía entre 0 y 2π, fuera de este ran-
La palabra binaria de go de valores la fase se repite de for-
sintonía “FCW” ma periódica. Figura 3 Osciladores de
En el caso de la realización del referencia utilizados como
Para sintonizar la frecuencia de- DDS digital el acarreo permite expli- reloj
seada se utiliza una palabra binaria car el proceso de creación de una si-
impresa en un registro de entrada al nusoide basada en una rueda de fase
dispositivo DDS, se la denominó FCW con valores discretos como se ve en
y presenta la siguiente estructura la Figura 4, véase Referencia Biblio-
aplicada al AD9835, Figura 2. gráfica (2 ).
Se trata de una palabra de N bits Es sabido que una onda senoidal
(32 en el caso del AD9835) con lo continua se puede desarrollar me-
que queda fijada la resolución del diante un “fasor” (vector giratorio)
DDS. Los demás elementos se irán alrededor del círculo de fase y cada
describiendo a medida que se intro- punto del círculo se corresponde con
duzcan los diferentes bloques que se un punto de la sinusoide, en el caso
retrotraerán a esta figura. continuo, hay infinitos puntos y una
rotación del fasor equivale a un ciclo
completo de la sinusoide.
En el caso discreto que nos ocu-
pa ya no habrá infinitos puntos sino
que dicho número estará determina-
do por la resolución de bits disponi-
ble. En nuestro caso, 32 bits, el
número de puntos equidistantes
sobre el círculo es exactamente 232,
es decir, 4 294 967 296 puntos. Figura 2. Palabra de bits
El acumulador de fase es un con- aplicada a la sintonía del
tador de módulo 2N que incrementa AD9835
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3. Técnica y Diseño
Figura 5. Ejemplo de su número almacenado cada vez que φi=ωti se “corresponde” a valores de
cómo actúa la palabra de recibe un impulso de reloj. Ahora es amplitud de una sinusoide. De esta
bits FCW ó DACM cuando podemos imaginarnos cómo forma es posible generar una sinus-
trabaja “FCW” (frequency Control oide con un desfase d y una ampli-
Word), se trata de una palabra codi- tud de pico A. El contenido almace-
ficada de N bits que se pone a la en- nado en la LUT, valor i-esimo entre
trada del DDS para controlar la mag- con este valor de FCW el acumulador 0 y (2P-1), puede formularse según la
nitud del incremento del acumulador de fase se desbordaría al completar Expresión (3) donde se utiliza la an-
“∆ACM” sobre el círculo o rueda de el quinto ciclo de reloj, y comenzaría terior notación de parte entera x .
fase. En concreto, como se ve en la un nuevo ciclo de la sinusoide, todo
Figura 4, ∆ACM indica la magnitud del esto se exhibe en la Figura 5. (3)
salto fase que es necesario imponer La frecuencia máxima según
al acumulador para generar una de- la Expresión (1) sería f O_máx=f CLK/2 Cabe destacar que si la LUT, una
terminada frecuencia desde el valor (Nyquist) y correspondería a dos ci- ROM, tuviera que manejar la friolera
mínimo, fijado por la resolución, has- clos de reloj, sin embargo nosotros de 2N valores (232 son 4 294 967 296
ta un valor máximo que en nuestro limitaremos el uso del AD9835 a puntos) se produciría un aumento
caso es de unos 20 MHz. 20 MHz, como ya se dijo anterior- exponencial en las dimensiones del
Para una dada resolución 2N y mente, un 40% de fCLK. circuito integrado, habría que au-
una frecuencia de reloj “fCLK”, la fre- De acuerdo con la Expresión (1), mentar la superficie para mejorar la
cuencia de salida “fO” estará determi- para nuestro DDS, la frecuencia mí- disipación, se produciría una ralenti-
nada por la palabra FCW, es decir, nima (resolución) se obtendría para zación, etc., etc. Resulta así obvio
por el salto ∆ACM de acuerdo con la un valor de ∆ ACM=1 (2 0 ) siendo que la salida del acumulador de fase
iguiente ecuación de sintonía del fO min= fCLK/2N, es decir, aproximada- debe “truncarse” y, de los N bits que
DDS: mente unos 10 mili Hz para el salen del acumulador, la LUT sólo uti-
AD9835 con un reloj de 50 MHz. lizará P (P<N), los de mayor peso o
(1) Como conclusión de este blo- más significativos, razón por la que
que, cabe señalar que al disminuir el sólo habrá una palabra de 2P entra-
Donde fO es la frecuencia de salida, número de muestras por ciclo toma- das en la LUT. Este truncado puede
a veces denominada también porta- das sobre la rueda de fase (aumento verse en la palabra FCW de la Figura
dora. Esta mecánica se verá mejor de ∆ACM) la frecuencia de salida au- 2.
con un ejemplo donde se tiene un menta y, recíprocamente, al aumen- En nuestro caso del AD9835 es
reloj de 50 MHz y se quiere obtener tar el número de muestras, por cada N=32 bits y P=12 bits, parte supe-
una frecuencia de salida del DDS de revolución del fasor, la frecuencia de rior del registro de la Figura 1, estos
10 MHz. Se calculará ∆ACM. salida disminuye. valores surgen del criterio de diseño
Para ello, despejando de la ecua- La fase presenta un comporta- adoptado por el fabricante del men-
ción de sintonía del DDS, Expresión miento lineal con el tiempo (φ=ωt), cionado circuito integrado.
(1), sobre la base del concepto de de manera que al generar una fre- El truncado de referencia (des-
rueda de fase y redondeando al cuencia constante la salida del acu- carte de Q=N- P bits), suele ser una
entero más próximo (Notación: x mulador de fase es una rampa de de las causas de la generación de lí-
simboliza la parte entera de “x”), se valores discretos como se ve en la neas espectrales espurias producidas
tiene la Expresión (2), Figura 1 a la salida del acumulador. en el espectro de salida.
(2) El correspondedor Cuantificación
fase-amplitud (LUT) Debido al truncado de bits que
Resulta necesario, en nuestro se impone a la entrada de la LUT
caso de 32 bits, un incremento del El paso siguiente en el desarro- donde se pasa de N bits a P bits (en
acumulador de: llo de nuestra descripción es la con- nuestro ejemplo de 32 a 12 bits),
∆DACM = (0.2×232) + 0.5, FCW = versión fase-amplitud que se realiza cuyas razones se explicaron antes, se
0011 0011 0011 0011 0011 0011 en la denominada “lookup table” produce una cuantificación de fase.
0011 0011 (32 bits) y en hexadeci- LUT. Se trata en realidad de un “co- Por otra parte, tal como se observa
mal es 33333333. rrespondedor” (maping) entre la fase en la Figura 1, a la salida de la LUT
En estas condiciones se obtiene y la amplitud de una sinusoide. se introduce un nuevo truncado de
1 ciclo de la onda de salida por cada Es en este bloque donde cada P bits a R bits (R<P), siendo R la pa-
5 ciclos de reloj, en otros términos, uno de los valores discretos de fase labra de salida de la LUT, en el caso
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4. Técnica y Diseño
del AD9835 R=10 bits, Figura 2. Este Este valor debe considerarse sola- aplicar algoritmos de aproxima-
hecho que se debe a exigencias del mente estimativo dado que simu- ción donde se descompone la
DAC (conversor digital-analógico), laciones realizadas por computa- fase en sus diferentes componen-
provoca además una cuantificación dora, véase por ejemplo la refe- tes aplicando identidades trigo-
de amplitud. rencia ( 6 ), han permitido determi- nométricas para llegar al resulta-
La cuantificación de fase es con- nar que el problema es bastante do. Este método requiere del uso
secuencia del truncado obligado más complicado puesto que este de multiplicaciones que vuelven a
dado que el tamaño de la memoria factor de corrección depende de ralentizar el proceso.
debe reducirse de 2N×R a 2P×R. El ξ x =f x /f CLK , siendo ξ x la frecuencia Hay propuestas en la biblio-
inconveniente de esta cuantificación normalizada de salida respecto de grafía para solventar este proble-
de fase es que introduce ruido de la frecuencia de reloj. ma, por ejemplo, véase la referen-
fase y además aparecen frecuencias cia ( 7 ).
espurias Sp a la salida del DDS cuya Sobre la optimización de la L UT LUT
magnitud máxima será Sp_máx. Para reducir la carga binaria El conversor Digital–
Se ha observado (3 ) que hay pa- de la LUT y agilizar su manejo se Analógico (DAC)
labras de sintonía para las cuales han propuesto varios métodos,
prácticamente no se producen espu- uno de ellos consiste en desarro- Para convertir los niveles discre-
rios por truncado, mientras que otras llar sólo ángulos de fase corres- tos obtenidos a la salida de la LUT en
palabras de sintonía presentan espu- pondientes a un cuarto de ciclo una sinusoide escalonada se utiliza el
rios Sp a máxima amplitud, el fenó- de la sinusoide muestreada, es denominado Conversor Digital-Ana-
meno parece bastante aleatorio. decir se almacenarían los valores lógico (DAC) (Digital to Analog Con-
Mayores detalles de los errores de magnitud entre 0 y π/2, y se verter). Estos dispositivos en su ver-
debidos al truncado de fase sobre el aprovecharía la simetría inheren- sión usual están formados por una
espectro de salida de un DDS con- te a la onda sinusoidal para rege- batería de fuentes de corriente y una
vencional son presentados por Paul nerar el resto, esta tarea también matriz de conmutación muy rápida,
O’Leary et al. (4 ) y en las investigacio- se realizaría en la LUT. en nuestro caso de 10 bits habrá 10
nes realizadas, entre otros, por H. Para reconstruir la onda com- conmutadores (uno para cada bit) y
Nicholas el al. (5 ). Surge entonces pleta entre 0 y 2π una práctica estos son controlados por el reloj. La
una fórmula de peor caso para el bastante empleada consiste utili- estructura de los DAC dependerá del
cálculo de espurios basado en la fun- zar los dos primeros bits de ma- tipo de integración, en el caso del
ción Sinc, Expresión (4), donde fg se yor peso, los dos MSB del acumu- AD9835 se utiliza tecnología CMOS.
refiere a la frecuencia generada en el lador de fase, el primero de ellos, Si se desean conocer detalles sobre la
espectro de salida del DDS, los demás para fijar el signo, mientras que el circuitería de los DAC y su evolución
parámetros ya fueron definidos con siguiente MSB resuelve si la am- en el tiempo puede consultarse el
anterioridad. plitud del seno va a ser creciente excelente trabajo de recopilación
o decreciente. En esta aproxima- producido por Walt Kester (8 ).
(4) ción se utilizan sólo 2 p-2 entradas En la figura 6 se muestra uno de
del LUT hecho que conduce a los circuitos más clásicos, el más, un
Con la Expresión (4) se define el una compresión de 4:1. DAC de 4 bits, se lo ha empleado du-
peor caso (cuando Q=1) de la señal Otro método para ganar rante mucho tiempo en los integra-
de error a la salida debida al trunca- espacio en la LUT, utilizado por dos, por ejemplo en el DAC0808 y
do de fase. Si evaluamos el primer algunos fabricantes, consiste en muchos otros, estaba muy de moda
término del desarrollo de la (4) resul-
ta:
(5)
S p se expresa en dBc, dB por
debajo del nivel de la portadora o
señal útil. La Expresión (5) incluye
un sumando (3.92 dB) de correc-
ción de peor caso cuando Q=1. En
la práctica cuando Q>4, que es el Figura 6. Circuito DAC
caso del AD9835, el Sp será aproxi- de 4 bits basado en un
madamente Sp = -6.02 P] Q>4 dBc. circuito escalera R-2R
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5. Técnica y Diseño
Figura 7. Conversor DAC en los años 80/90. A día de hoy, es
de 10 bit R-2R un referente y su principio de opera-
implementado con ción forma parte los DAC más actua-
transistores MOS les, donde se economiza superficie
con una integración de tecnología
CMOS.
El circuito escalera R-2R está
constituido por sólo dos valores de
resistencias lo que facilita la inte-
gración en polisilicio minimizándo-
se así el problema de la tolerancia.
El circuito presenta la particulari-
dad de que si se mira en cualquier En la Figura 7 se muestra una debe convertirse en una tensión de
nodo, el A por ejemplo, desde la forma de implementar la configura- salida para ello se utiliza un amplifi-
izquierda se ve R y desde la derecha ción R-2R combinada con un ampli- cador de corriente OCA. Este ampli-
del nodo se ve 2R como muestran ficador operacional de corriente ficador necesita en su otra entrada,
las dos flechas en ángulo. ¡Obser- OCA, donde los resistores integrados la positiva, de una corriente comple-
ve que esto ocurre en cualquiera de han sido sustituidos por transistores mentaria IDUMP que se obtiene me-
los nodos! CMOS para reducir la superficie y el diante el inversor asociado a cada
En la Figura 6 se muestra tam- consumo. Esta estructura fue desa- rama derivación, como se puede ver
bién que el circuito puede dividir la rrollada también por Hong-wei en la Figura 7.
corriente en niveles binarios y el va- Wang et al., referencia bibliográfica Uno de los inconvenientes que
lor de IREF lo pueden fijar las condicio- (11 ). se producen en el DAC es en las tran-
nes del diseño. En nuestro modelo, La corriente I IN de la Figura 7 siciones donde aparecen señales
tomado de Malvino (9 ), se ha adop- cumple la función del generador de anómalas como consecuencia del
tado un valor sencillo, 2mA. Se ob- referencia IREF del circuito de la Figu- proceso de conmutación. Se trata de
serva que en cualquiera de las dos ra 6. Los transistores que conectan una subida repentina e inesperada de
posiciones en que se encuentre el las salidas IOUT e IDUMP (valor comple- energía (glitch), Figura 8, una espe-
conmutador de un determinado bit, mentario del anterior) cumplen la cie de sobreimpulso, que se produ-
siempre se cerrará sobre tierra de ma- doble función de actuar como resis- ce en el instante en que la matriz de
nera que la corriente de referencia se tencias y trabajar como conmutado- conmutación conmuta las fuentes de
mantendrá constante independiente res. corriente de un estado a otro (ON,
de la posición del conmutador o, en La tensión VGate pone el nivel alto OFF). En la Figura 8 se ha destacado
otros términos, IREF es independiente de los bits mientras que el nivel bajo este fenómeno sólo en uno de los
del bit sea éste 0 ó 1. Cuando todos de los mismos se encuentra por de- pulsos. Una posible solución sería
los conmutadores se encuentren a la bajo del umbral de los transistores realizar la conmutación una vez que
derecha se verifica que IOUT=0. El mo- MOSFET. el DAC se haya establecido en el nue-
delo no está limitado a los 4 bits del La corriente de salida IOUT, que es vo nivel, en la parte plana o valle de
ejemplo, para n bits se tiene la Expre- la suma de la señal de los 10 bits, la onda escalonada como se muestra
sión 6.
(6)
En el caso de 10 bit, en el circui-
to escalera la corriente máxima de
salida será (1023/1024)IREF.
A día de hoy, esta estructura
R-2R se utiliza en combinación con la
tecnología CMOS. En esta tecnología
se suelen utilizar conmutadores
CMOS donde los resistores se reem-
Figura 8. Efecto plazan por transistores también
denominado “glitch” CMOS, véase por ejemplo (10 ).
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6. Técnica y Diseño
en la misma figura, debajo de la SNR salimentación (feedthrough) y se lo
“lupa”. Claro que con esta técnica La señal “S” es la magnitud en va- especifica como la magnitud de la se-
quedaría un hueco (zona del gitch) lor eficaz de la “portadora” o fundamen- ñal del CLK relativa a la frecuencia fun-
que podría completarse mediante in- tal generada. Por su parte se considera damental del espectro de salida. Por
terpolación. ruido “N” al valor eficaz de la sumatoria ejemplo, las especificaciones del
El DAC es el eslabón más débil de todas las señales no fundamentales AD9835 fijan este parámetro en el or-
de la cadena del DDS en lo referen- hasta fCLK/2, excluida la componente con- den de los -60 dB.
te a ruido, linealidad, etc. Toda vez tinua.
que la LUT llama un valor de ampli- De los estudios realizados por (4) Curvas y respuestas
tud que cae entre medio de dos surge que la cuantificación, la distorsión En las curvas facilitadas por los fabri-
fuentes de corriente del DAC se armónica, etc., etc., contribuyen a una cantes, por ejemplo, en la Figura 9 (Arri-
producen espurios a la salida del relación de señal a ruido (en realidad, ba) se muestra la respuesta para una por-
DDS. El DDS debe convivir con es- señal a ruido+distorsión) SNR que viene tadora de 11.1 MHz correspondiente al
tos problemas, lo importante es determinada por la Expresión (8). AD9835, con una frecuencia de reloj
que estén acotados y su magnitud (8) SNR = 6.02+1.76dB (MCLK) de 50 MHz. Surge de la gráfica
se encuentre muy por debajo de la En nuestro ejemplo del AD9835 si una separación en amplitud entre porta-
portadora o señal útil. el DAC fuera ideal la Expresión (8) presen- dora y espurios de no más de 50 dB.
taría un valor de SNR62 dB. En estas con- Cuando se da un valor SFDR=-72 dBc,
Sobre las diciones el truncado a R bits de la LUT, por ejemplo, debe especificarse la fre-
características y véase Figura 2, será determinante en este cuencia normalizada ξx tal como se hace
prestaciones valor de SNR. en la hoja de datos del AD9835. En la fi-
gura también se especifica la palabra en
Se resumirán ahora algunas ca- SFDNR hexadecimal que sintoniza la frecuencia
racterísticas y especificaciones que El Rango Dinámico libre de Espurios especificada.
habrá que interpretar a la hora de re- SFDR (Spurious Free Dynamic Range) se En la Figura 9 (Abajo) se muestra,
currir a la hoja de especificaciones de refiere a la magnitud del armónico o es- para el AD9835, la relación SNR en fun-
un DDS. purio dominante presente en la banda ción de la frecuencia normalizada para 3
de interés Sp_max que fuera definido teóri- diferentes frecuencias de reloj:
Compliancia de salida camente en la Expresión (5). ξx=fO/fCLK
Se refiere al comportamiento de A la hora de realizar diseños reales Nótese que en dicha figura MCLK
la máxima tensión de salida del DAC este parámetro dependerá del ancho de (master clock), es simplemente el reloj,
capaz de conservar las especificacio- banda con el que se quiere trabajar y de nuestro CLK.
nes (Output Compliance). En otras ξx=fx/fCLK, la frecuencia normalizada de
palabras, pueden (pero no deben) salida respecto de la frecuencia de reloj.
generarse valores superiores de ten- Cabe definir, en primer lugar, la re-
sión a la salida del DAC pues en tal lación SFDR de banda ancha que signifi-
caso el dispositivo dejaría de cumplir ca la magnitud del espurio o armónico de
las especificaciones del fabricante. mayor nivel relativo a la magnitud de la
portadora o frecuencia fundamental, en
Distorsión armónica total un ancho de banda de ±2 MHz alrede-
Este parámetro denominado dor de la frecuencia fundamental.
THD (Total harmonic Distortion) es el En segundo término, se define la
cociente entre el valor eficaz de la su- relación SFDR de banda estrecha que in-
matoria de armónicos al valor eficaz dica la atenuación del espurio de mayor
de la frecuencia fundamental, así se magnitud o armónico en un ancho de
tiene la Expresión (7). banda de ±50 kHz alrededor de la fre-
cuencia fundamental.
Transalimentación del reloj
En cierta medida el reloj (CLK o
Figura 9. Comportamien- Donde V1 es la amplitud eficaz MCLK) se “cuela” a través del disposi-
to del AD9835 de la fundamental y Vi son los valo- tivo y aparece atenuado en magnitud
Arriba. Portadora y res eficaces de los correspondientes sobre la salida analógica del DAC. Este
Espurios; Abajo. SNR dB armónicos con i=1...6. mecanismo se puede denominar tran-
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7. Técnica y Diseño
Figura 10. SFDR en da ancha (Abajo). En la Figura 10 se Ejemplo de realización
función de la frecuencia de observa que, obviamente, la situación
reloj (MCLK) es mucho más desfavorable a medida Para completar este trabajo, en la
que crece el ancho de banda de ±50 Figura 11 se muestra un generador senoi-
kHz a ±2 MHz . Por ejemplo, para un dal de señales entre 100 kHz y 20 MHz
reloj de 50 MHz con un ancho de ban- que diseñáramos para la unidad frontal
da de ±50 kHz, alrededor de la porta- de recepción DRM (12 ) publicado en la Re-
dora, tenemos una separación de am- vista Española de Electrónica, Nº 602.
plitud entre la portadora y el espurio El diseño se presentó con un oscila-
dominante de unos -67 dB, mientras dor de cristal GXO de 50 MHz y un se-
que para un ancho de banda de parador MC1489M para conectar el dis-
±2 MHz esta separación es de sólo positivo a un PC a través del puerto serie
-40 dB. utilizando un conector hembra Sub D9.
Para concluir este párrafo, se mues-
tra en la Figura 10 el comportamiento de
Figura 12 Temporización nuestro DDS, en lo referente al SFDR en
para el control de función de la frecuencia de reloj (MCLK)
frecuencia del DDS para banda estrecha (Arriba) y para ban-
Figura 11. Configuración
del AD9835 como
generador senoidal
74 • Marzo 2007
8. Técnica y Diseño
Se ha diseñado un filtro pasivo an- base del circuito integrado AD9835. El las, and H. Samueli.- An Analysis of the output Spectrum
tialias con el corte por encima de la máxi- funcionamiento de los principales blo- of Direct Digital Frequency Synthesizers in the Presence of
ma frecuencia que se desea generar, 20 ques ha sido motivo de análisis, sin en- Phase-Accumulator Truncation.- 41st Annual Frequency Con-
MHz en este caso. Se ha tratado de re- trar en los detalles más sofisticados. Se ha trol Symposium.- pp. 495-502.- 1987. (6) V.v Kroupa.- Spu-
forzar de forma gradual, dentro de lo que puesto el énfasis en las prestaciones y en rious Signals in Direct Digital Synthesizers Due to the Phase
cabe, la parte más alta del espectro útil a las características. Respecto de los proble- Truncation.- 1999 Joint Meeting EFTF – IEEE IFCS.- pp. 1138
fin de paliar en algo la caída de amplitud mas que se presentan se han comenta- – 1141. (7) H. T. Nicholas, H, Samueli, and B. Kim.- The Op-
inherente al DDS al aumentar la frecuen- do las posibles soluciones, Finalmente se timization of the Digital Frequency Synthesizer Performan-
cia. El control de frecuencia (sintonía) se ha presentado un ejemplo de generador ce in the Presence of Finite Word Length Effects.- “Procee-
realiza a través de los pines 7, 8 y 9 del senoidal sobre la base del DDS AD9835. dings of the 42nd Annual Frequency Control Symposium
AD9835 actuando sobre las entradas 1, Los programas de sintonía se dejan para 1988.- pp. 357-363. (8) Walt Kester.- Basic DAC Architec-
4 y 10 del MC1489M y la temporización un posible próximo artículo. tures II: Binary DACs.- Analog Devices. (9) Albert Paul Mal-
serie, Figura 12, ha sido extractada de la vino.- Digital Computer Electronics.- McGraw Hill.- Gregg Di-
hoja de datos del AD9835. Bibliografía vision.- USA.- 1983. (10) Clemens M. Hammerschmied et
Con estos datos de temporización se al .- “Design and Implementation of an Untrimmed MOS-
puede realizar el programa de control de (1) Sigfredo Pagel y otros.- Diseño de una unidad fron- FET-only 10-bit A/D converter with -79 dB THD.- IEEE Jour-
frecuencia (sintonía) en Visual Basic. tal de RF para recepción digital en DRM.- Revista Espa- nal of Solid State Circuits, Vol. 33, No 8, pp. 1730-1735, Dec.
ñola de Electrónica.- Nº 602.- Enero 2005.- (2) Analog 1993. (11) Hong-wei Wang et al.- High Speed CMOS Digi-
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