Computer Systems Architecture - Mano

Contenido lr PREFACIO v l t SISTEMAS INARIOS 't-'l E Computadores digiialesy sistemas d¡gitales t-z Númerosbinarios 4 t-5 Conversionesentre números based¡ferente de 1-4 Números y hexadecimalesoctales 9 -5 Comolementos I I -6 Códigos b¡nar¡os | 6 y Almacenamiento binarios regislros 23 de I -8 Lógicabinaria 26 -q Circuitosintegrados 3l Referencias 33 Problemas 33 A L G E B R AD E B O O L E C O M P U E R T A S O G I C A S Y L 36 z-l Def¡n¡ciones lógicas 36 2-2 axiomática álgebra Definición del booleana 38 2-3 Teoremas básicos propiedades y del álgebrade Boole 4l 2-4 Funcionesbooleanas 45 2-5 Formas y canónica normalizada 49 2-6 Otrasoperaciones lógicas 55 Compuertas icas digitales 58 lóg 2-8 Familias circuitos de integrados lógicodigitales 62 Referencias 70 Problemas 7l

CONTENIDO S I M P L I F I C A C I OD E F U N C I O N E S N DE BOOLE 75 3-1 E l m é t o d od e l m a p a 7 5 , 3-2 Mapas de dos y tres variables 3-3 7Sr/ M a p a d e c u a t r ov a r i a b l e s g O 3-4 X M a p a s d e c i n c o y s e i s v a r i a b l e sx . g 3 3-5 Simplificación e un producto d d e s u m a sy , g 6 3-6 Ejecución on NAND y NOR c Sg 3-7 O t r a se j e c u c i o n e s o n d o s n i v e l e s g 6 c 3-8 Condiciones e NO importa d I 03 3-9 E f m é t o d od e l t a b u l a d o I O s 3 -1 0 Determinación e fosprimeros d 3-11 implicados lOs S e l e c c i ó nd e l o s p r i m e r o s i m p l i c a d o s 3 -1 2 Observaciones oncluyentes | || c | |s Referencias | | s Problemas | | 6 L O GI C A C O MB I N A C I O N A L 120 4-1 fntroducción | 20 4-2 P r o c e d i m i e n t od e d i s e ñ o 4-3 | 2l Sumadores 123 4-4 Sustractores | 27 4-5 C o n v e r s i ó ne n t r e c ó d i g o s 4-6 l30 P r o c e d i m i e n t o d e a n á \"s i s if 4-7 | 3g Circuitos AND de muftinive N 4-8 l | 36 Circuitos OR de mu¡t¡n¡vái N 4-E t44 L a s f u n c i o n e so R e x c r u s i v a y de equivarencia r4g ' Referencias I 54 Problemas I 54 L O GI C A C O MB I N A C I O N A L C O N M S I Y L SI 159 5-1 fn t r o d u c c i ó n I S g 5-2 S u m a d o r p a r a l e l ob i n a r i o 5-3 | 60 S u m a d o rd e c i m a l | 6 6 5-4 C o m p a r a d o rd e m a g n i t u d e s 5-5 | 70 Decodificadores | 7 | 5-6 Muftiplexores I gl 5-7 M e m o r i a d e s o l o l e c t u r a( R O M ) 5-8 188 A r r e g f o l ó g i c o p r o g r a m a b l e( p L A ) 5-9 195 Notas concluyentes 20l R e f er e n c i a s 2 0 2 I Problemas 2O3 I

CONTENIDO v LOGICA ECUENCIAL S 208 6-1 fn t r o d u c c i ó n 2 0 8 6-2 F l i p - lf o p s 2 l O 6-3 D i s p a r od e l o s F l i p - lf o p s ( t r i g g e r i n g ) 2 t 6 6-4 A n á l i s i sd e l o s c i r c u i t o ss e c u e n c i a l e se m p o r i z a d o s 2 2 4 t 6-5 R e d u c c i ó n e e s t a d o sy a s i g n a c i ó n 2 3 1 d 6-6 T a b l a sd e e x c i t a c i ó n e l o s F l i p - f l o p s 2 3 7 d 6-7 Procedimiento e diseño 240 d 6-8 D i s e ñ od e c o n t a d o r e s 2 5 1 6-9 D i s e ñ od e e c u a c i o n e s e e s t a d o 2 5 5 d R e f er e n c i a s 2 5 9 Problemas 260 R E GS T R O S O N T A D R E S U NI D A DD E M EM OR I A I C O Y 265 7-1 lntroducción 265 7-2 Registros 266 7-3 Registros e desplazamiento 272 d 7-4 Contadores e rizado 282 d 7-5 C o n t a d o r e ss i n c r ó n i c o s 2 8 6 7-6 S e c u e n c i ad e t i e m p o 2 9 5 s 7-7 L a u n i d a dd e m e m o r i a 3 O O 7-8 E j e m p l o sd e m e m o r i a d e a c c e s oa l e a t o r i o 3 0 6 Refe encias 3l 2 r Problemas 3l3 L O GI C A D E T R A S F E E N C I A E R E G S T R O S R D I 316 8-1 lntroducción 3 | 6 8-2 Trasferencia ntre regtstros 3l9 e 8-3 M i c r o o p e r a c i o n e s n t m é t i c a s , ó g i c a sy a l desplazamiento 327 8-4 P r o p o s i c i o n e c o n di c i o n ae s de control 332 s l 8-5 D a t o sb i n a r i o sd e l p u n t o f i j o 335 8-6 Sobreca acidad 33I p 8-7 D e s p l a z a i e n t o sa r i t m é t i c o s 3 4 1 m 8-8 D a t o sd e c i m a l e s 3 4 3 8-9 D a t o sd e l p u n t o f l o t a n t e 3 4 5 8 -1 0 D a t o sn o n u m é r i c o s 3 4 8 8-11 C ó d i g o sd e i n s t r u c c i ó n 3 5 2 8 -1 2 D i s e ñ od e u n c o m p u t a d o rs e n c i l l o 3 5 7 Referencias 366 Problemas 366

-- V¡ CONTENIDO 9 D I S E Ñ OL O G I C OD E P R O C E S A D O R E S 372 9-1 Introducción 372 9-2 Organización el procesador 373 d 9-3 U n i d a d l ó g i c aa r i t m é t i c a 3 8 2 9-4 D i s e ñ od e u n c i r c u i t oa r i t m é t i c o 3 8 3 9-5 D i s e ñ od e l c i r c u i t ol ó g i c o 3 9 O 9-6 D i s e ñ o d e u n a u n i d a d l ó g i c aa r i t m é t i c a 3 9 3 9-7 Registro de condición 396 9-8 D i s e ñ o d e u n . r e g i s t r od e d e s p l a z a m i e n t o 3 g g 9-9 Unidadprocesadora 4Ol 9-10 D i s e ñ od e l a c u m u l a d o r 4 0 6 Referencias 417 Problemas 417 10 D I S E Ñ OD E L O G I C A E C O N T R O L D 423 1 O -1 Introducción 423 1O-2 Organización el control 42G d 10-3 - C o n t r o ld e c o m p o n e n t e s l a m b r a d o s E j e m p l o1 a 431 10-4 C o n t r o ld e m i c r o p r o g r a m a 4 4 1 10-5 C o n t r o ld e l a u n i d a d p r o c e s a d o r a 4 4 7 1O-6 C o n t r o l a b a s e d e c o m p o n e n t e sc o n e c t a d o s - E j e m p l o2 4 5 2 1O-7 C o n t r o ld e l P L A 4 6 1 10-8 S e c u e n c i a d od e l m i c r o p r o g r a m a 4 6 4 r Referencias 471 Problemas 472 11 D I S E Ñ OD E C O M P U T A O O R E S 477 1 1 -1 Introducción 477 11-2 Configuración el sistema 478 d 11-3 I n s t r u c c i o n ed e c o m p u t a d o r 4 8 2 s 11-4 Sincronización e tiempo y control 4Sg d 11-5 E j e c u c i ó nd e i n s t r u c c i o n e s 4 g O 11 - 6 D i s e ñ od e l o s r e g i s t r o s e c o m p u t a d o r 4 9 7 d 11-7 D i s e ñ od e l c o n t r o l 5 O 3 11 - 8 Consola el computador Sl2 d Referencias 5l3 Problemas 5l4

CONTENIDO vii 12 D I S E Ñ OD E L S I S T E M AD E L M I C R O C O M P U T A D O R 518 12-1 lntroducción 5l8 12-2 O r g a n r z a c i ód e l m i c r o c o m p u t a d o r 5 2 1 n 12-3 Organización el microprocesador 526 d 12-4 Instruccioney modos de direccionamiento 534 s 12-5 P i l a , s u b r u t i n a se i n t e r r u p c i ó n 5 4 3 12-6 Organización e la memoria 554 d 12-7 Interconexión e entrada-salida 559 d 12-8 A c c e s od i r e c t o d e m e m o r i a 5 6 9 Referencias 574 Problemas 575 13 C I R C U I T O SN T E G R A D O S I G I T A L E S I D 579 13 - 1 Introducción 579 13-2 C a r a c t e r í s t i c ad e l t r a n s i s t o rb i p o l a r 5 8 1 s 13-3 C i r c u i t o sR T L y D T L 5 8 5 13-4 L ó g i c ad e i n y e c c i ó ni n t e g r a d a ( l ' z L ) 5 8 9 13-5 Lógica de transistor-transistor (TTL) 591 13-6 L ó g i c ad e e m i s o r a c o p l a d o (ECL) 600 13-7 Semiconductor e óxido de metal (MOS) 604 d 13-8 M O S c o m p l e m e n t a d o( C M O S ) 6 0 8 Referencias 6lO Problemas 6l O A P E N D I C E : R e s p u e s t a s p r o b l e m a ss e l e c c i o n a d o s a 613 INDICE 625

Prefacio La lógica digital trata de la interconexión entre componentes digitales y módulos y en un término usado para denotar el diseño y análisis de los sistemas digitales. EI ejemplo más conocido de un sistema digital es un computador digital para propósito general. Este libro presenta los conceptos básicos usados en el diseño y análisis de los sistemas digitales e introduce los principios de la organízacíón del computador digital y su diseño. Presenta varios métodos y técnicas adecuados para una variedad de aplicaciones de diseño del sistema digital. Cubre todos los aspectos del sistema digital desde los circuitos de compuertas electrónicas hasta la estructura compleja de un sistema de microcomputador. Los Capítulos t hasta 6 presentan técnicas de diseño de lógica de dise- ño desde el punto de vista clósico. El álgebra de Boole y las tablas de ver- d a d s e u s a n p a r a e l a n á l i s i s y d i s e ñ o d e l o s c i r c u i t o s c o m b i n a c i o n a l e sy l a s técnicas de transición de estado para el análisis y diseño de los circuitos secuenciales. Los Capítulos 7 hasta el 12 presentan métodos de diseño de sistemas digitales desde el punto de vista de trasferencia entre registros. EI sistema digital se descompone en subunidades de regirqtrosy el sistema se especifica con una Iista de proposiciones de trasferencia entre registros que describen las trasferencias operacionales de la información almacenada en los registros. El método de trasferencia entre registros se usa para ei análisis y diseño de las unidades del procesador, unidades de control, un procesador central de computador y para describir las operaciones internas de microprocesadores y microcomputadores. El Capítulo 13 trata de la electrónica de los circuitos digitales y presenta las familias lógicas digitales más comunes a base de circuitos integrados. Los componentes usados para construir sistemas digitales se fabrican en la forma de circuitos integrados. Los circuitos integrados contienen una gran cantidad de circuitos digitales interconectados dentro de una pequeña pastilla. Los dispositivos (MSI) de integración a mediana escala conforman funciones digitales y los dispositivos (LSI) de integración a gran escala conforman módulos de computador completos. Es muy impor- ante para el diseñador lógico, familiarizarse con los diferentes componen- viii

X PREFACIO ix tes digitales encontrados en la forma de circuitos integrados. Por esta razón muchos circuitos MSI y LSI se introducen a lo largo del libro y se explican completamente sus familias lógicas.El uso de circuitos integrados en el diseño de sistemas digitales se ilustra por medio de ejemplosen el texto y en los problemasal final de los capítulos. Este Iibro fue planeado originalmente como una segundaedición del diseñn lógico de computadores, del autor (Prentice-Hall, rg72). Debido a la gran cantidad de material nuevo y a las revisionesextensasque se han llevado a cabo, parecemás apropiadoadoptar un nuevo título para el texto presente. Alrededor de un tercio del texto es material que apareceen el Iibro anterior. Las otras dos terceraspartes constituyen información nueva o revisada. Los factores fundamentalespara las revisionesy adiciones surgen de las desarrolladasen la tecnologíaelectrónica digital. Se da un gran énfasis a los circuitos MSI y LSI y a los métodosde diseño que usan circuitos integrados.El libro cubre varios componentes LSI de la variedad de grupo de bits y microcomputador.Presentaaplicacionesde Ia meryroria de sólo lectura (RoM) y del arreglo lógico programable(PLA). sin embargo, los adelantos posterioresen el método de diseño de trasferenciaentre registros,demandauna nueva redacciónde la segundaparte del libro. El capítulo 1 presentavarios sistemasbinarios adecuados para representar información en componentes digitales. El sistema de númerosbina- rios se explica y se ilustran los códigosbinarios para demostrar la repre- sentación de la información decimal y alfanumérica. La lógica binariá se introduce desde un punto de vista intuitivo antes de proceder con una definición formal del álgebrade Boole. Los postuladosbásicosy teoremasdel álgebra de Boole se encuentran en el Capítulo 2. Se enfatiza la correlaciónentre las expresiones Boole de y sus compuertas de interconecciónequivalentes.Todas Ias operaciones Iógicasposiblespara dos variables se investigan y a partir de elló se deducen las compuertasdigitales disponiblesen Ia forma de circuitos integrados se presentanal comienzode este capítulo, pero se deja para la última parte del capítulo el análisis más detallado para describir Ia construcción interna de las compuertas. . rll capítulo 3 presentael mapa y los métodosde tabulado para simplificar las funciones de Boole. El método del mapa se usa para simplificar circuitos digitales construidoscon AND, OR, NAND, NOR, y compuertas lógicas alambradas. Los diferentes procesosde simplificación se sumari- zan en forma de tabla para una referenciafácil. Los procedimientosde diseño y análisis de los circuitos combinacionales se presentan en el Capítulo 4. Algunos componentes básicosusados en el diseño de sistemas digitales,-tales como sumadoresy convertidores de código son introducidos como ejemplosde análisis y diseño. El capítulo investiga configuracionesposibles usando circuitos combinacionalesde multinivel NAND y NOR. El capítulo 5 versa sobre los componentes MSI y LSI de lógica combinacional. A menudo se explican funcionestales como sumadorei paralelos, y decodificadores multiplexores, y se ilustra con ejemplossu uso en el di- seño de circuitos combinacionales. memoria de sólo lectura (RoM) y el La arreglo lógico programable(PLA) son introducidos y se demuestrasu utilidad en el diseñode circuitos combinacionales complejos. 4^^idE f, .Á

-/- PREFACIO El Capítulo 6 esboza varios métodos para el diseño y análisis de los circuitos secuenciales temporizados. El capítulo comienza presentando varios tipos de flip-flops y la forma como ellos son disparados. El diagrama de estado, tabla de estado, y las ecuaciones de estado se presentan como herramientas convenientes para analizar los circuitos secuenciales. Los métodos de diseño presentados, trasforman el circuito secuencial a un grupo de funciones de Boole que especifican la entrada lógica a los flip-flops del circuito. Las funciones de entrada de Boole se derivan de la tabla de excitación y se simplifican por medio de mapas. En el Capítulo 7, se presentan una variedad de registros, registros de desplazamiento y contadores similares a aquéllos disponibles en la forma de circuitos integrados. Se explica la operación de la memoria de acceso aleatorio (RAM). Las funciones digitales introducidas en este capítulo son los bloques de construcción básicos a partir de los cuales se pueden construir sistemas digitales más complejos. El papítulo 8 introduce un método de trasferencia entre registros para describir los sistemas digitales. Este muestra cómo expresar en forma simbólica la secuencia de operación entre los registros de un sistema digital. Se definen símbolos para trasferencia entre registros, microoperaciones aritméticas, lógicas y de desplazamiento. Se cubren en detalle los diferentes tipos de datos almacenados en los registros de los computadores. Se usan algunos ejemplos típicos para mostrar cómo se presentan las instrucciones de computador en forma binaria codificada y cómo las operaciones especificadas por instrucciones pueden ser expresadas con proposiciones de trasferencia entre registros. El capítulo concluye con el diseño de un computador muy sencillo para demostrar el método de trasferencia entre registros del diseño de sistemas digitales. El Capítulo 9 tiene que ver con la unidad procesadora de los computadores digitales. Se discuten alternativas para organizar una unidad procesadora con buses y memorias tapón (Scratchpad memory). Se presenta una unidad lógica, aritmética típica (ALU) y se desarrolla para el diseño de cualquier otra configuración de ALU. Se presentan también otros componentes encontrados comúnmente en los procesadores, tales como registros de condición y desplazamiento. Se comienza el diseño de un registro acumulador para propósitos generales, comenzando a partir de un grupo de operaciones de trasferencia entre registros y culminando con un diagrama lógico. En el Capítulo 10 se introducen cuatro métodos de diseño de lógica de control. Dos de los métodos constituyen un control alambrado con circuito impreso. Los otros dos introducen el concepto de la microprogramación y cómo diseñar un controlador con un arreglo lógico programable (PLA). Los cuatro métodos son demostrados por medio de ejemplos que muestran el d,esarrollo de algoritmos de diseño y el procedimiento para obtener los circuitos de control del sistema. La última sección introduce un secuenciador de microprograma LSI y muestra cómo se puede usar en el diseño de una unidad de control de microprograma. El Capítulo 11 está dedicado al diseño de un computador digital pe- queño. Los registros en el computador son definidos y se especifica el conjunto de instrucciones del computador. La descripción del computador se I

PREFACIO xi formaliza con las proposicionesde trasferencia entre registros que especifican las microoperacionesentre los registros, lo mismo que las funciones de control que inician esas microoperaciones.Se muestra entonces que el conjunto de microoperacionespuede usarse para diseñar Ia parte procesadora de datos del computador. Las funciones de control en la lista de proposiciones de trasferencia entre registros, suministran la información para el diseño de la unidad de control. La unidad de control para el computador se diseña por medio de tres métodos diferentes: el control alambrado con circuito impreso,el control PLA y el control del microprograma. El Capítulo 12 es enfocado sobre varios componentesLSI para formar un sistema de microcomputador.La organización de un microprocesador típico se describey explica su organizacióninterna. Un conjunto típico de instruccionespara el microprocesador,se presentay se explican varios modos de direccionamiento.La operaciónde una pila y el manipuleo de las subrutinas e interrupciones,se cubre desdeel punto de vista de los materiales. El capítulo ilustra también la conexión de las pastillas de memoria y al sistema de bus del microprocesador la operaciónde varias unidades de interconexión que se comunican con dispositivos de entrada y salida. Concluye con una descripción del modo de trasferenciade accesodirecto a Ia memoria. El Capítulo 13 detalla los circuitos electrónicosde la compuertabásica en siete familias lógicas de circuitos integrados.Este capítulo final debe ser considerado como un apéndice,puede ser omitido si se desea.El Capí- tulo 13 asume un. conocimientoprevio de electrónica básica, pero no hay un prerrequisito específicopara el resto del libro. Cada capítulo incluye un grupo de problemasy una lista de referencias. Las respuestas los problemasseleccionados a aparecenen el apéndicepara suministrar una ayuda al estudiante y para ayudar al lector independiente. Un manual de solucionesse suministra para el instructor por parte del publicista. El libro es adecuado para un curso en lógica digital y diseñode courpu- tadores en un departamento de ingeniería eléctrica o de computadores. Se puede usar también en un departamentode ciencia de computadores para un curso en organizaciónde computador.Las partes del libro pueden usarsede va¡ias formas: (1) Como un primer curso en lógica digital o circuitos de conmutación al cubrir los Capítulos t hasta el 7 y posiblemente el Capítulo 13. (2) Como un segundocurso, en lógica de computadordigital con un prerrequisitode un curso en circuitos de conmutaciónbásicos,ba- sadoen los Capítulos3 y 7 hasta el 12. (3) Como una introducción a la con- figuración con materiales de los microprocesadores microcomputadores y al cubrir los Capítulos8 hasta el 12. En conclusión,me gustaria explicar la filosofia fundamental del material presentado este libro. El método clásico ha sido predominanteen el en pasadopara describir las operaciones los circuitos digitales. Con el ad- de venimiento de los circuitos integradosy especialmente la introducción de de los componentesLSI del microcomputador,el método clásico parece estar bastante lejos de las aplicaciones prácticas.Aunque el método clásico para describir sistemas digitales complejos no es directamente aplicable, el conceptobásicode álgebrade Boole, lógica combinacionaly procedimien- -4 ?,s

--:7 PREFACIO to de lógica secuencial, son todavía importantes para comprender Ia cons- trucción interna de muchas funciones digitales. Por otra parte, el método de trasferencia entre registros, presenta una mejor representación para describir las operaciones entre los dife¡entes módulos en los sistemas digitales. Este versa de la trasferencia de cadenas de bits en paralelo y puede ser considerado como de un nivel mayor en la jerarquía de la repre- sentación del sistema digital. La transición del método clásico al de trasferencia entre registros, se hace en este libro por medio de las funciones MSI de circuitos integrados. Los Capítulos 5 y 7 cubren muchas funciones digitales que están disponibles en circuitos integrados. Su operación se explica en términos de conpuertas y flip-flops que conforman el circuito digital particular. Cada circuito MSI se considera como una unidad f'un- cional que realiza una función particular. Esta operación se describeen el método de rotación de trasferencia entre registros. Así, el análisis y dise- ño de registros y otras funciones digitales se hace por medio del método clásico, pero el uso de esas funciones al describir Ias operaciones de un sistema digital, se especifica por medio de proposiciones de trasferencia entre registros. EI método de trasferencia entre registros se usa para definir las instrucciones de computador, para expresar las operaciones digitales en forma concisa, para demostrar la organización de los computadores digitales y para especificar los componentes de los materiales para el diseño de sistemas digitales. D e s e o e x p r e s a r m i s a g r a d e c i m i e n t o sa l D r . J o h n L . F i k e p o r r e v i s a r e l manuscrito original y al Profesor Víctor Payse por indicar correcciones durante la enseñanzadel curso al usar el manuscrito. La mayor parte del trabajo de mecanografia fue hecho por Mrs. Lucy Albert y su hábil ayuda es apreciada grandemente. Mis mayores agradecimientos los doy a mi se- ñora por ias sugerencias que ella hizo al mejorar la facilidad de lectura del libro y por su ánimo y apoyo durante la preparación de éste. M. Mor.nls M¡No

Sistemas bi nar ros ffi 1 - 1 C O M P U T A D O R E SG I T A L E S DI Y S I S T E M ¡ SO I C I T A L E S Los computadores digitales han hecho posible muchos avances científi- cos, industriales y comerciáIes que no se hubiesenpodido lograr por otros medios. Nuestro programaespacialhubiesesido imposiblesin la vigilancia continua de tiempo real del computador y muchas empresas de negocios funcionan eficientemente sólo con la ayuda del procesamientoautomático de datos. Los computadores se usan para cálculos científicos, procesa- mientos de datos comerciales y de negocios, control de tráfico aéreo, di- rección espacial, campo educacionaly en muchas otras áreas' La propiedad más impactante de un computador es su generalidad.Puede seguir una serie de instrucciones, llamadas programa, que operan con datos dados. El usuario puede determinar y cambiar los programas y datos de acuerdo a una necesidadespecífica.Como resultado de esta flexibilidad, los computadoresdigitales de uso general pueden realizar una serie de tareas de procesamiento información de amplia variedad. de El computador digital de uso general es el ejemplo más conocido de sistema digital. Otros ejemplos incluyen conmutadorestelefónicos, vol- tímetros digitales, contadores de frecuencia, máquinas calculadoras,y rnáquinasteletipos. Típico de un sistema digital es su manejo de elementos discretos de información. Tales elementos discretos pueden ser im- pulsos eléctricos, Ios dígitos decimales,las letras de un alfabeto, las ope- racionesaritméticas, los símbolosde puntuación o cualquier otro conjunto de símbolos significativos. La yuxtaposición de elementos discretos de información representanuna cantidad de información. Por ejemplo, las letras d, o y g forman la palabra dog. Los dígitos 237 forman un número' De la misma manera una secuencia de elementos discretos forman un lenguaje,es decir una disciplina que con lleva información. Los primeros computadoresfueron usados principalmente para cálculos numéricos, en este caso los elementos discretos usados son los dígitos. De esta aplica- ción ha surgido el término computador digital. Un nombre más adecuado para un computador digital podría ser \"sistema de procesamiento de información discreta\".

SISTEMAS INARIOS B CAP, 1 Los elementos discretos de información se representan en un sistema digital por cantidades físicas llamadas señnles. Las señales eléctricas tales como voltajes y corrientes son las más comunes. Las señales en los sistemas digitales electrónicos de la actualidad tienen solamente dos válores discretos y se les llama binarios. El diseñador de sistemas digitales está restringido al uso de señalesbinarias debido a la baja confiabilidad de los circuitos electrónicosde muchos valores. En otras palabras puede ser diseñado un circuito con diez estadosque use un valor de voltaje discreto.para cada estado, pero que tenga pocq confiabilidad de opera- ción. En contraste,un circuito de transistor que puedeestar en conducción o corte tiene dos valores de señales posibles y puede ser construido para sér extrerradamente confiable. Debido a la restricción fisica de los componentesy a que la lógica humana tiende a ser binaria, los sistemasdigitales que estén restringidos a usar valores discretos, lo estarán para usar valores binarios. Las cantidades discretas de información podrían desprendersede la naturaleza del procesoo podrían ser cuantificadas a propósito de un proceso continuo. Por ejemplo, un programa de pago es un procesodiscreto inheren- te que contiene nombres de empleados, números de seguro social, sala¡ios semanales,impuestos de renta, etc. El cheque de pago de un empleado, se p¡ocesausando valores discretos, tales como las letras de un alfabeto (nombres), dígitos (salarios) y símbolosespecialestales como g. Por otra parte, un científico investigador podrla observar un procesocontinuo pero anotar solamente cantidades específicasen forma tabular. El científico estará cuanti- ficando sus datos continuos. Cada número en su tabla constituye un elemen- to discreto de información. Muchos sistemas fisicos pueden ser descritos matemáticamente por medio de ecuaciones diferenciales cuyas soluciones, como funciones de tiempo, darán un comportarñientomatemático del proceso.lJn computador análogo realiza una sirnulación directa de un sistema fisico. Cada sección del computador es el análogo de alguna parte específica del proceso sometido a estudio. Las variables en el computador análogo están representadaspor señales continuas que varían con el tiempo y que por lo general son voltajes eléctricos. Las señalesvariables son-consiáeraáas análogas con aquellas del procesoy se comportan de la misma manera. De esta forma, las mediciones de voltajes análogos pueden ser sustituidos por variables del proceso.El término señnl anéloga se sustituye por serial continua debido a que un \"computador análogo\" se ha convertido signi- ficativamente en un computador que maneja variables continuas. Para simular un proceso físico en un computador digital, deben ser cuantificadas las cantidades. Una vez que las variables del procesosean representadas por señales continuas de tiempo real, estas últimas serán cuantificadas por un aparato de conversión de análogo a digital. un sistema fisico, cuyo compartamiento se exprese por medio de ecuaciones matemáticas, se simula en un computador digital con base en métodos numéricos. Cuando el problema que va a ser procesado inherentemente es discreto, como en el caso de aplicacionescomerciales, computadordigi- el tal manipula las variables en su forma natural.

Procesador o unidad aritmética Almacenador o unidad de memoria Dispositivos Dispositivos de entrada de salida y control y control de de digital Figura l-1 Diagrama bloque un computador Un diagrama de bloque del computador digital se muestra en Ia Fi- gura.1-1. Lá unidad de memoria almacena los programasde la misma for- -\" q,r\" los datos de entrada, salida e intermedios. La unidad de proceso realiza tareas aritméticas y de procesamiento de datos según sea especificado por el programa. La unidad de control supervisa el flujo de infor- mación entre las diferentesunidades. Dicha unidad recupera las instrucciones una a una del programa acumulado en la memoria. Para cada instrucción, ella informa al procesador a fin de ejecutar la operación es- pecífica de la instrucción. Tanto el programa como los datos se almacenan en la memoria. La unidad de control supervisael programa de instrucciones, y el procesador manipula los datos de acuerdo a las especificaciones del programa. El programa y los datos preparados por el usuario son trasferidos a la unidád de la memoria mediante un elemento de entrada tal como una lectora de tarjetas perforada o una teleimpresora. Un elemento de salida tal como un impresor recibe el resultado de los cálculos y le presenta al usuario los resultados impresos. Los elementos de entrada y salida son sistemas digitales especiales manejables por partes electromecánicas y controladaspor circuitos electrónicosdigitales. Una calóuladora electrónica es un sistema digital similar al computador digital que tiene como elemento de entrada el teclado y como elemento de salida una pantalla numérica. Las instrucciones son trasfe- ribles a la calculadora por medio de las teclas de función tales como el más y el menos. Los datos se introducen mediante las teclas numéricas y los resultados se muestran por pantalla en forma de números. Algunas talculadoras tienen algo de parecido a las computadoras digitales ya que tienen forma de imprimir y además facilidad de programación'

- 4 STSTEMAS |NARTOS B CAp. l Un computador digital es sin em,bargo,.un aparato una calculadora; puede usar muchos.otros\"disposiíivÁ más poderosoque puede realizar nó solament\" áe entraü y salida, ' a¡itméticos y operacioneslóeicas sino que puede ser \"et\"rlo. tomar para .programado ciones internas y externas. decisioíes basadasen cJndi_ un computador digital es una interconexión Para poder óomprender\"¡\" opl.\"\"ioi de módulos digitales. de cada má-\"ü digital es necesario tener lbs conocimientosbásicos de los.\"rst\"-* áigül!, , a\" su comportamiento. La primera mitad ae este.ribro versa ,iúr\" ,r.t\"mas digitales en general proporcionandolos conocimiento\" La segundamitad del libro trata puru su diseño., \"\"\"\".iio. sob¡e ros direil.,tes -\"oauto* de un putador digital' su operacióny com_ ,u diseRo. les de la unidad de memoria só explican r,m \"\".\"\"t\"rísticas operaciona_ en el y diseño de la unidad de proceso .Jir\"tu\" .capíturo T. La organización para diseñar la unidad de cont¡ol -en el capítulo g. varios métodos de n computa t;r-ffi r\"ffi';#rueño p.*.,iü sslnrroduc; ;;;i'ó;píruro '3 u dái;ü 10. La orga_ :i\":f lr?,i,T 1T se un procesadorcombinado con la unidad de control nente llamado uní.dad.centrar pri\"ro d\" .formaun compo- o cpu. ú\" ciri-, encapsulado una pastilla de circuito integradá en ,e de'o- i\"; ;;;r;;ror\"rodor. La dad de memoria, de ra mism; i;;;q;;'i;ñ;';;\"\".'ltror, uni_ nexión entre el microprocesgao-f la interco_ io* elementosde éntrada y sarida, ser encapsulada dentio de ra pÁtiit\" puede -de a\"f -i\"i\";;\";;;il, o puede encon_ trarse en pastilras pequeñas circuitos integrados. un cpu nado con u'u -u.noiia y un combi_ ¿\" i.,ter.o.r?¡ár,- ro.-\".¿ un compu_ tador de tamaño nequeñóa\"ro-in\"a'o \"o\"t.át- m i c ro-c pui o-ii r'.\" dispon ridad om ru ibi de los aer -ic.o\"o-ii,\"r.ao\" \"om'o.t\"ttie\" de diseño de los sistemas aigitái\"i-permitiendo h; ;;;;ñ\"i\"r,^\"ao t\" tecnología de c¡ear estructuras que antes al diseñador la libertad eran antieconómicas.Los diferentes ponentesde un sistema de com_ microcomputador,r;;;;;;;i\"., .., el capítulo Ya se ha mencionadoel hecho de que elementosdiscretosde informa;i¿;; un computadordigital manipula que estos eÉmentos se p¡esentan fo¡ma binaria. Los operando., .r.ldou en sados en el sistema áe n.i*\"io.-üI\"\"rio.. ros \"¿r.\"l\"r-p\"eden ser expre_ - .en cluidos los dígitos_ o;;-;;;;\"íL. aiscretos, in_ ,deci*\"1\"., r\"- ,u!.u.\".rru' con códigos binarios. Er procesamiento datos se lleva de a cabo por medio ¿e los álementos binarios, usando señales¡irra.ias. lógicos iL- ca'tidades se acumulan en los mentos de almacenamientobinario. ele_ u.propo.itá\"¿1\".i.'.apítulo es el de introducir ros diferent_esconceptos para un posterior estudio de los bi;uñr- ;;;; ^\"*^\" de referencia ;;\".; capítulos .\".t\"\"i\"r. 1-2 N U M E R O SB I N A R I O S un número decimal tal como T3g2 .;;; representauna cantidad igual dades de mil, más 3 center,as, a T uni- ;;\"\"\"nas, más 2 unidades.Las unida_ des de mil, las centenas,etc.,^sonpoJencias de 10 implícitamente indica- de roscoeficienies. .\", ;á-;;;ctos, ?3e2 para puede 3r\"g;,#rrosición

s E c .1 - 2 NUMEROS INARIOS B 5 7 x 103 3 x 102+ 9 x l0r + 2 x l0o + Sin embargo, Io tonvencional es escribir solamente los coeficientesy a partir'de su posición deducir las potencias necesariasde 10. En general, ün número con punto decimal puede ser representado por una serie de coeficientes la siguiente de manera: A y A 4 A 3 A 2 A P O ,A - 1 Q - 2 Q - 3 L o s c o e f i c i e n t ea ¡ s o n u n o d e I o s d i e z d í g i t o s( 0 , l , 2 , . . . , 9 ) y e l s u s c r i t o s .l da el lugar y poi tanto el valor de la potencia de 10 por el cual debe ser multiplicado el coeficiente. 1054, l}aao* lda3 * 102a2*lOra,* l00ao* l0-ra-, + +10-2a-2+ l0-3a-, Se dice que el sistema de númerosdecimalestiene la baseo raíz I0 debido a que ,r.á di., dígitos y que los coeficientesson multiplicados por potencias de 10. El sislema binarío es un sistema numérico diferente. Los coeficientes del sistema de números binarios tienen dos valores posibles: Ó y 1. cada coeficienteo, se multiplica por 2'. Por ejemplo, el equivalente decimal del número'binario 11010,11 26,75como se demuestrade es la multiplicación de los coeficientespor potenciasde 2. I x 2 4 + I x 2 3+ 0 x 2 2 + I x 2 r + 0 x 2 0+ | x 2 - l +lx2-2:26,75 En general,un número expresado un sistema de base r tiene coeficien- en tes multiplicados por potenciasde r: en'rn + an-t'fn-l + * az'r2+ at'r* a¡ *a-t. r-t + a-r' r-2 +''' + Q-^' r-^ Los coeficientes o, varían en valor entre 0 y r-1. Para distinguir los números de bases- diferentes, se encierran los coeficientes entre parén- tesis y se escribe un suscrito igual a la base usada (con excepción en algunós casos de los números decimales en los cuales su contenido hace obvio que se trate de un decimal). Un ejemplo de un número de base 5 será: ( 4 0 2 1 , 2 ) :s 4 x 5 3 + 0 x 5 2 + 2 x 5 t + I x 5 0 + 2 x 5 - r : ( 5 1 1 , 4 ) 1 0 Nótese que los valores para coeficientes de base 5 pueden solamente ser 0 ', 7 , 2 , 3 y 4 . 'Es cbstumbre presentar los r dígitos necesarios para los coeficientes del sistema decimal en caso de que la base del número sea menor qge 10' Las letras del alfabeto se usan para completar los diez dígitos decimales cuando la base del número sea mayor que 10. Por ejemplo, en el sistema de números hexadecimal (base 16) se presentan los primeros diez dígitos del sistema decimal. Las letras A, B; C, D, E y F se usan para los dígitos 10,

-{ / É SISTEMAS EINARIOS t CAP. 1 1 1 , 1 2 , 1 3 , 14 y 15 respectivamente. Un ejemplo de números hexadecimal será: : (865F)r6 ll x 163 6 x 162 5 x 16 * 15: (46687)rc + + Los primeros 16 números en los sistemas decimal, binario, octal y hexa- decimalse listan en la Tabla 1-1. Las operacionesaritméticas con números en base r siguen las mismas reglas que los números decimales. Cuando se usa ,.ru bu.\" diferente a la conocida de 10 se debe ser precabidode usar solamente las r dígitos permitidos. A continuación se muestran ejemplos de suma, resta y irul- tiplicación de los nrlmerosbinarios: sumando: l0l l0l minuendo: l0l I0l multiplicando; l0l I s u m a n d o :+ l 0 0 l l l sustraendo:-l00lll multiplicador: xl0l suma: l0l0l00 diferencia: 000110. l0l I 0000 l0l I producto: ll0llt Tabla 1-1 Números con dife¡entes bases Decimal Binario Octal Hexadecimal (base10) (base2) (base 8) (base 16) 00 0000 00 0 0l 0001 0l I 02 00r0 02 2 03 00r r 03 J M 0r00 04 4 05 0l0l 05 5 06 0ll0 06 6 07 0lll 07 7 08 1000 l0 8 09 l00l ll 9 l0 r0l0 t2 A ll l 0 lI IJ B t2 I 100 l4 C l3 Il0l l5 D t4 lll0 ló E I5 lllt l7 F La suma de dos números binarios se carcuia mediante las mismas reglas que en decimalescon la diferencia de que los dígitos de la suma en cualquier posición significativa pueden ser 0 ó 1. cuaiquie¡ ..lleva\" obte_ nida en una posición significativa tlada, se usa por el par de dígitos en la posición significativa superior. La resta es un poco más com\"plicada,

S E C .1 - 3 C O N V E R S I O N E ST R E U M E R O D E B A S E I F E R E N T E 7 EN N S D sus reglas son las mismas que en el caso del sistema decimal excepto que la \"lleva\" en una posición significativa dada agrega 2 al dígito del minuendo. (Una lleva en el sistema decimal agrega 10 al dígito del minuendo). La multiplicación es muy simple. Los dígitos del multiplicador son siempre 1 ó 0. Por tanto, los productos parciales son iguales al multiplicando o a 0. 1 - 3 C O N V E R S I O N E S T R E U M É R O S E B A S ED I F E R E N T E EN N D Un número binario puede ser convertido a decimal formando la suma de las potencias de base 2 de aquellos coeficientes cuyo valor sea 1. Por ejemplo: ( 1 0 1 0 , 0 1 l ) z : 2 3+ 2 t + 2 - 2 + 2 - 3 : (10,375)r0 El número binario tiene cuatro unos y'el decimal equivalente se deduce de la suma de cuatro potencias de 2. Similarmente, un número expresado en base r puede ser convertido a su equivalente decimal multiplicando cada coeficiente con su correspondiente potencia de r y sumando. El siguiente es un ejemplo de conversión de un sistema octal a decimal: (630,4)8: 6 x 82 + 3 x 8 + 4 x 8-' : (408,5)¡q La conversión de decimal a binario o cualquier otro sistema de base r es más conveniente si el número se separa en parte entero y parte fraccio' nario para hacer la conversión de cada parte separadamente. La conver- sión de un entero de sistema decimal o binario se explica de mejor manera en el siguiente ejemplo: EJEMPLO f -1.' Convertir el decimal 41 a binario. Primero, 41 se divide por 2 para dar un cocienteentero de 20 y un residuo de i. El cocientese divide a su turno por 2 para producir un cociente nuevd con su residuo. Se continua así el procesohasta que el cociente entero se convierte en cero. Los coeficíenúes los de números binarios deseados obtienen de los residuos de Ia si- se guiente manera: Cocíente entero residuo ,o\"ürr!!: T: ,O I do: I , += ro at=0 -l = 0 '\\ az: 0 2- I + 4l: \\ ;:2 2 id

? i SISTEMAS BINARIOS CAP. 1 cocLente entero residuo coefíciente 2 -: dq:0 2 I _: ds: I 2 r e s p u e s t a : ( 4 1 ) r o: ( a r a . a s a z a t a o ) , : ( 1 0 1 0 0 1 ) , El proceso aritmético puede llevarse a cabo en forma más conveniente, de Ia siguiente manera: entero residuo 4l 20 I l0 0 5 0 ? I I 0 0 I l0l00l : respuesta La conversión de enteros decimales a cualquier sistema de base r es similar al ejemplo anterior con la diferencia de que la división se hace por r en vez d,e 2. EJEMPLO l-2: Convertir el decimal 153 a octal. La base requerida es 8. Primero se divide 153 por 8 para dar un cociente entero de 19 y un residuo de 1. Luego se divide 19 por 8 para dar '. ,n cociente entero de 2 y un residuo de 3. Finalménte, ,\" diuidu 2 por 8 para dar un cociente de 0 y un residuo de 2. Este proceso puede hacerse convenientemente de la siguiente manera: 153 l9 I 2 3 0 2L :1zl¡, La conversión de una fracción decimal o binaria se lleva a cabo por un método similar al usado para enteros..Empero, se usa Ia multiplicación en vez de Ia división y se acumulan los enteros en vez de los residuos. El método se explica más claramente a continuación: EJEMPLO f-3.. Convertir (0,6875),0 a binario. Primero se m u l t i p l i c a 0 , 6 8 7 5p o r 2 p a r a d a r u n e n t e r o y u n a f r a c c i ó n . L a n u e - va fracción se multiplica por 2 para dar un número entero y una nueva fracción. Este proceso se continúa hasta que la fracción se convierta en 0 o hasta que el número de dígitos tenga la suficiente precisión. Los coeficientes del número binario se obtienen de los enteros de la sizuiente manera:

\\ entero fr\"::r\"! ,oolrr::!t, 0,6875x2: I + 0,3750 ¿-r = I 0,3750x2: 0 + 0,7500 a-z=0 0 , 7 5 0 0 x2 : I + 0,5000 a -t: I 0,5000x2: I + 0,0000 a _c: I - : (0'l0ll)2 respuestl: (0,6875)r0 (0,a-P -2a -3a-4)2 Para convertir una fracción decimal a un número expresadoen base r, se usa un procedimiento similar: se multiplica por r en vez de 2 y los coeficientesencontradosde los enteros varían entre valores desde 0 has- tar-1 envezde0yl. EJEMPLO f -4.' Convertir (0,513)roa octal' 0,513 8: 4,104 X 0 , i 0 4x 8 : 0 , 8 3 2 0,832 8: 6,656 X 0,656 8: 5,248 x 0,248x 8: 1,984 0,984 8:7,872 x La respuestacon siete cifras significativas se obtiene de la parte entera de los Productos: ( 0 , 5 1 3 ) r:o ( 0 , 4 0 6 5 1 1. ) a La conversiónde números decimales con parte fraccionaria y entera' se hace convirtiendo la parte fraccionaria y la entera separadamente y luego combinando las dos respuestas.Usando los resultadosde los Ejem- plos 1-1y 1-3se obtiene: (41,687ro: (101001,1011)2 5) De los Ejemplos 1-2 y l-4, se obtiene: (153,51r0: (231,406517)8 3) 1-4 N U M E R O SH E X A D E C I M A L E S O C T A L E S Y La conversiónde binario a octal y hexadecimaly viceversa juega un papel muy importante n los computadores gitalesComo2'-8 y 2a:16, cada e di . dígito octal corresponde tres dígitos binarios y cada dígito hexadecimal a co\"..esponde crrui.o dígitos binarios. La conversiónde binario a octal se u lleva á cabo fácilmentehaciendo la partición del número binario en grupos de tres dígitos, cada uno comenzando desdeel punto binario y haciéndolo cle izquierda a derecha. El dígito octal correspondiente asigna a cada se grupo, El, siguiente ejemplo es una ilustración del prbcedimiento: I ''':í¿

aa'/ IO SISTEMAS INARIOS B CAP. (glgggIIgg pgsgrg J_11 ), : (26153,7406) r '3 2 6 I 5 7 4 0 6 La conversión de binario a hexadecimal es simirar excepto que el número binario se divide en grupos de cuatro dígitos: ( l 0 1 1 0 00 l l 0 l 0 l I )': (2C68,F2),u t_J / I L__J I l__l I! EI 2C 6B F2 El dígito hexadecimal correspondiente para cada grupo de dígitos 'valores binarios es fácilmente recordado después dé estudiar iós ústados en Ia Tabla 1-1. La conversión de octal o hexadecimal a binario se hace por un procedimiento inverso al anterior._ cada dígito octal se convierte a un equivalente binario de tres dígitos. De la misma manera, cada dígito hexadecimal se convierte a un equivalente binario de cuatro dígitos. Esto se ilustra con ejemplos a continuación: : ( (6i3,r24)8 ¿g J-l_L E_L gE Eg Ig t 673124 (306, ,0 : ( 001I 0000 0l l0 D) I l0l )\" ??? ? Los números binarios son dificiles de trabajar ya que necesitan tres o cuatro veces más que su equivalente decimal-. por ejemplo, el _dígitos número binario 111111111111 es equivalente al decimal aOos. Empero, los computadores digitales usan los ñú.nu.o, binarios y uigr.,\", veces se hace necesario que el operador humano o usuario se comunique directamente con la máquina en términos de números binarios. un eiquema que retiene el sistema binario en el computador pero que ¡educe el número de dígitos que el humano debe considerar, utilüa la relación que hay entre el sistema de números binarios y el sistema hexadecimal u octal. Median_ te este método, el humano piensa en.términos de números octales o hexa- decimalresy hace la conversión por medio de la inspección, cuando se hace necesaria la comunieación directa con la máquina. Así el número binario 1 1 1 1 1 1 1 1 1 1 1 1 t i e n e 1 2 d í g i t o s y s e e x p r e s ae n o c t a l c o m o 7 7 7 7 ( . \" u i . o dígitos) o en hexadecimal como FFF (lres dígitos). Durante la comuni- cación de 1a gente (relativa a números binarios en el computador), se hace más deseable la representación hexadecimal u octal yá qu\" puede ser usada de manera más compacta con una tercera o cuarta parte del número de dígitos necesarios para expresar el número binario equivalente. cuando un humano se comu4.icq.col la máquina (a través ae tos interruptores de la consola, las luces indicadoras o por medio de los programas escritos en lenguaje de maquína), la conversión de octal o hexádeiimal a binario y viceversa se hace por inspección de parte del usuario.

sEc. 1-5 COMPLEMENTOS I I 1-5 COMPLEMENTOS Los complementosse usan en los computadores digitales para simplificar la operaáiónde sustracción y para manipulacioneslógicas.Hay dos clases de complementospara cada sistema de base r: (1) EI t:omplementode r y (2) ei complemento (r- 1). Cuando se sustituye .! valor de la base de io.' áo. tipos reciben los nombres de complementosde 2 y 1 en el uso de los númerosbinarios o complementosde 10 y 9 en el caso de los números decimales. El complemento de /' Dado un número positivo .^y' base r con parte entera {e n dígitos, se en d e f i n ee l c o m p l e m ó n t r d e N c o m or \" - N p a r a N l 0 y o O paraN:0' El siguiente ejemplo numérico ayudará a comprendermejor Ia situación: El complementode 10 de (52520)16 I05 -52520:47480. es El número de dígitosdel número es n:5. El complemento 10 de (0,3267)1e l-0,3267:0,6733. de es No hay parte entera, por tanto i0' : 10o:1. El complemento 10 de (25,639)ru 102-25,639:74,361' de es El complementode 2 de (101100),es (26)'o - (101100)z : (1000000- :010100. 101100): : de es : El complemento 2 de (0,0110), (1- 0,0110)z 0,1010. Por la definición y los ejemplos,es claro que el complementode 10 de un número decimal puede ser formado dejando todos los ceros menos significativos inalterados, restando el primer número diferente de cero menos significativo de 10 para luego sustraer el resto de dígitos más significativos de 9. El complemento de 2 puede ser formado dejando todos los ceros menos significativos y el primer dígito diferente de cero sin cambio, para luego remplazar unos por cerosy cerospor unos en el resto de dígitos mas significat ivos. Un tercer método más sencillo para obtener el complementode r es dado después la definicióndel complemento (r-1)'El complemento de de de r de un número existe para cualquier base r (siendo r mayor pero no igual a 1) y puedeser obtenido de la definición que se dará a continuación. Los ejemplos listados aquí usan números con r:10 (decimal) y r:2 (binario) debido a que estos son las bases más interesantes.El nombre del complementose relaciona con Ia base del número usado. Por ejemplo el complemento (r-1) de un númeroen base 11 se llama complemento de d e 1 0 y a q u er - 1 : 1 0 p a r ar : 1 1 . E l c o m p l e m e n t od e ( r - 1) Dado un número positivo N en base r con una parte entera de n dígitos y una parte fraccionaria de rn dígitos, se define el complementode (r- 1) de N como rn -r-n -11[. Se dan algunosejemplosa continuación: Áfr

--r F f I |2 S I S T E M A SB I N A R I O S CAP. 1 I El complemento de 9 de (52520)r0 es (tOt - I-52520):99999- I 52520: 47479. Como no hay parte fraccionaria, entonces10--:100 :1. El complementode 9 de (0,3267),nes (1-tO-+ -0,3267):0,9999- :0.6732. 0.3267 Cqmo no hay parte entera entonces10\" : 100: 1. E l c o m p l e m e n t o e 9 d e ( 2 5 , 6 3 9 ) 1e s ( t 0 , - 1 0 - 3 - 2 5 , 6 3 9 ) : 9 9 , 9 9 9 - d e 25.639 :74.360. E l c o m p l e m e n t o e 1 d e ( 1 0 1 1 0 0 ) e s ( 2 6- 1 ) - ( 1 0 1 1 0 0 ) :( 1 1 1 1 1 1 - d 2 101100)2 10011. :0 E l c o m p l e m e n t o e 1 d e ( 0 , 0 1 1 0 )e s ( 1 - Z - + ) r o * ( 1 , 0 1 1 0 ) 2 ( 0 , 1 1 1 1 d 2 : - 0,0110)2 0,1001. : De estos ejemplosse ve que el complementode 9 de un número decimal se forma simplemente sustrayendocada dígito de 9. El complemento de 1 de un número binario se expresaen una forma aún más sencilla: los unos se cambian a cerosy los cerosa unos. Como el complementode (r- 1) se puede obtener muy fácilmente el complementode r. De las definiciones y de la comparación de los resultados obtenidos en los ejemplos se desprende que el complemento'de r puede ser obtenido del complementode (r- 1) despuésde sumar r-^ al dígito menos significativo. Por ejemplo el complemento de 2 de 10110100 obtiene del complemento de 1 de se 01001011 agregando1 para dar 01001100. Vale la pena mencionar que el complementodel complementodeja al número en su valor original. El complementode r de N es rn - N y el complemento de (r\" - N) es r\" - (r\" - N) : N; de la misma manera sucedecon el complementode 1. S u s t r a c c i ó n o n c o m p l e m e n t o sd e r c El método directo de sustracción diseñadoen las escuelas usa el concepto de prestar. En este método se presta un 1 de una posición significativa más alta cuando el dígito del minuendo es más pequeñoque el correspondiente dígito del sustraendo. Esto parece el método más sencillo usado por la gente al hacer la sustracción con papel y lápí2. Cuando Ia sustrac- ción se gjecuta por medio de los componentesdigitales se.encuentra que este método es menos eficiente que el método que usa complementosy suma de la forma descrita a continuación. La sustracciónde dos númerospositivos (M-N), ambos en base r puede hacersede la siguiente manera: 1. Se suma el minuendoM al complemento r del sustraendo de N. 2. Se inspeccionanlos datos obtenidosen el Paso 1 para una \"ileva\" final. (a) Si ocurre una \"lleva\" final. se debe descartar.

sEc. 1-5 I3 COMPLEMENTOS (b) Si no ocurre una \"lleva\" final, se toma el complemento de r del número obtenido en el paso 1 y se coloca un número negativo al frente. Los siguientesejemplosilustran el procedimiento: EJEMPLO I-5.' Usando el complemento de 10, sustraer 72532- 3250. M =72532 72s32 N : 03250 + complemento 10 de .lf : 96750 de 96750 lleva final -+ L/OgZgZ respuesta: 69282 EJEMPLO l-6.' Sustraer: (3250- 72532)rc. M:03250 03250 N :72532 complemento 10de N :2'1468 de ninguna lleva respuesta:-69282: - (complementode 10 de 30718) EJEMPLO I-Z Usar pl complemento de 2 para sustraer M - N con los númerosbinarios dados. (a) M: 1010100 l0l0l00 N: 1000100 -r complementode 2 d e N : 0 1 1 1 1 0 0 0llll00 lleva finul--- I 0010000 respuesta: I00[lA (b) M: 1000100 1000100 N: l0l0l00 complementode 2 d e N : 0 1 0 1 1 0 0 nrnguna l l e v a respuesta: - 10000: - (complementode 2 de 1110000)

--1 t4 SISTEMAS EINARIOS CAP. 1 La prueba de este procedimiento es: la suma de M al complemento de r de N da (M*r\" -N). Para númerosque tienen una parte éntera de l/ dígitos, r\" es igual a 1. (Lo que se ha llamado la \"lleva\" final) en la posición (N+ 1). Como se asume que M y N son positivos,por tanto: (o) (M+r\"-N))r, siM)N, o (b) (M+r, -N)(r, siM(N En el caso (a) la respuesta positiva e igual a M - N, y se obtiene direc- es tamente descartando la \"lleva\" final r\" . En el caso (b) la respuestaes negativae igual a - (N-M).Este caso se detectapor la ausenciade la \"lleva\" final. La respuestase obtiene sacando un segundocomplemento y agregando signo negativo: un -lr' - (M + r^- N)] : - (N - M). Sustracción on complemento de (r - c 1) El procedimiento para sustraer con el complementode (r- 1) es exactamente el mismo que el usado con el complementode r excepto por una variación llamada la \"lleva\" final de reinicio mostrada a continuación. La sustracción M-N de dos números positivos en base r pueden calcu- larse de la siguientemanera: 1. Se agregael minuendoM al complemento (r-i) del sustraen- de do N. 2. Se inspeccionael resultado en el Paso 1 y la ..lleva\" finai. (a) Si aparece una \"lleva\" final se agrega1al dígito menossignificativo (lleva final de reinicio). (b) Si no ocurre una \"lleva\" final, se obtiene el complementode (r- 1) del número obtenido en el Paso 1 y se coloca un signo negativo al frente. La prueba de este procedimientoes muy similar a la del complemento de r dada y se deja al lector como ejercicio. Los siguientesejemplosilustran este procedimiento: EJEMPLO I-8.' Repetir los Ejemplos 1-5 y 1-6 usando complementos de (a) M :72532 72532 N: 03250 complemento de 9 de N :96749 + 96749 /-t@ * lleva final de reinicio [__--', 69282 respuesta: 69282

\\ sEc.1-5 COMPLEMENTOS I5 (b) M:03250 03250 N :72532 complemento 9 de N : 27467 de + 27467 ninguna lleva ___Jh07n respuesta: - 69282: - (complementode 9 de 30717) EJEMPLO I-9; Repetir el Ejemplo 1-7 usando el complemento de 1. (a) M: l0l0l00 l0l0l00 N: 1000100 complemento de 1 d e 1 { : 0 l l l 0 l l 0lll0ll lleva final de reinicio 000llll I 0010000 respuesta: 10000 (b) M: 1000100 r000100 r/ : l0l0l00 complemento de 1 de N : 0 l 0 l 0 lI 0l0l0l I ninguna lleva ll0lnl respuesta: - 10000: - (complementode I de 1101111) C o m p a r a c i ó ne n t r e l o s c o m p l e m e n t o s de2ydel Al comparar los complementos de 2 y de 1 se detallan las ventajas y des- ventajas de cada uno. El complemento de 1 es más fácil de ejecutar, por medio de componentes digitales ya que lo único que hay que hacer es cambiar los ceros a unos y los unos a ceros. La ejecución del complemento de 2 puede obtenerse de dos maneras: (1) agregando 1 al dígito significativo menor del complemento de 1 y (2) dejando los primeros ceros, en las posiciones significativas menores y el prirner 1 inalterados para cambiar solamente el resto de unos a ce¡osy de ceros a unos. Durante la sustracción de los números, usando complementos,es ventajoso emplear el complemento de 2 en el cual solamente se requiere una operación aritmética de suma. El complemento de 1 requiere dos sumas aritméticas cuando sucedeuna.\"lleva\" final de reinicio. El complemento de 1 tiene la desventaja adicional de poseer dos ceros aritméticos: uno con todos los ceros y otro con todos los

t6 SISTEMAS BINARIOS CAP. 1 { I unos. Para ilustrar este hecho, considérese sustracción de dos números - binarios iguales 1100 1100: 0. Usando el complementode 1: la I 100 T 001I + llll Complementar de nuevo para obtener - 0000. Usando el complementode 2: I 100 -r 0100 + 0000 Mientras que el complementode 2 tiene solamenteun cero aritmético, el 0 complemento de 1 puede ser negativo o positivo lo cual podría complicar la situación. Los complementosútiles para los cálculos aritméticos en los compu- tadoresse tratan en los capítulos 8 y 9. El complementode 1, sin embargo, es muy útil en los manipuladoreslógicos (como se mostrará más adelante) ya que el cambio de urros a ceros y viceversa es equivalente a la operación de inversión lógica. El complementode 2 se usa solamenteen asociode las aplicacionesaritméticas. En consecuencia conveniente es adoptar la sig¡iente convención:cuando, use la palabra complemenúo, mencionarel tipo, se sin en asocio con una aplicación aritmética, se asume que es el complemento de 1. 1-6 C O D I G O SB I N A R I O S Los sistemas digitales electrónicos usan señales que tienen dos valores distintos y elementosde circuito que tienen dos estadosestables.Existe una analogía directa entre las señalesbinarias. los elementosde circuito bina-riosy los dígitos binarios. un número binario de r dígitos, por ejemplo, puede ser representadopor n elementos de circuito binaiio con se¡áleJ de salida equivalentesa 0 ó 1 respectivamente. Los sistemas digitales tepi\"- sentan y manipulan no solamente los númerosbinarios sino también muchos otros elementosdirectos de información. Cualquier elementodiscreto de información específico entre un grupo de cantidades puede ser representado p9r un código binario. Por ejemplo el rojo es un color específicodel espectro. La letra A es una letra específicadel alfabeto. un óif por definición es un dígito binario. cuando se usa en asocio con un código binario es mejor pensar que denota una cantidad binaria igual a 0 ó 1. Para representar un grupo de 2n elementos diferentes en código binario se requiere un mínimo de N bits. Ello es debido a que es posible arreglar r bits en 2\" mane¡as diferentes. por ejemplo, ,r.t grnpo

-! COOIGOS INARIOS t 7 B de cuatro cantidades diferentes puede ser representado por un codigo de dos bits con cada cantidad asignada a cada una de las siguientescornbi- naciones de bits; 00, 01, 10, 11. Un grupo de ocho elementos requiere un código de tres bits con cada uno de los elementosasignadosa uno y sólo uno de los sigr¡ientes: 000, 001, 010, 011, 100, 101, 110, 111. Los ejernplos muestran que las diferentes combinaciones bits de un código de n bits en pueden encontra¡secontando en forma bina¡ia desde 0 hasta 2'- 1. Al- gunas combinaciones bits no se asignan cuando el número de elementos de de un grupo que va a codifica¡seno es múltiplo de una potencia de 2. Los diez núme¡osdecimales0, 1, 2, , 9 son ejemplosde este grupo. Un códi- go binario que distingue diez elementos diferentes debe contener mínimo cuatro bits: tres bits dete¡minan un máxi¡no de ocho elementos. Cuatro bits pueden conformar 16 combinacionesdife¡entes, pero como se codifican solamente diez dígitos, las seis combinacionesrestantesno se usan ni seasignan. Aunque el número mínimo de bits, necesarios para codifica¡ 2\" cantidades diferentes, es n, no hay un número máxímo d,e bits que puedan ser usados por un código bina¡io. Por ejemplo, los diez dígitos decimales pueden ser codificados con diez bits y a cada dígito decimal asignarle una combinación de bits de 9 cerosy un 1. En este código binario en particular, al dígito 6 se le asigna la combinaciónde bits 0001000000. C ó di g o s d e c i m a l e s Los códigosbinarios para digitos decimales requierenun mínimo de cua- t¡o bits. Se puede obtene¡ numerosos códigos dife¡entes rearreglando cuatro o más bits en diez combinacionesposibles.Varias de estas posibilidades se muestran en la Tabla 1-2. Tabla l-2 Códigosbinarios para dígitos decimal€s Digito (BDC ) (Biguinario) decimal u2\\ Exceso 3 a u.2-l 5043210 0 0000 001 I 0000 0000 010000| I 0001 0100. 0llt 0001 0100010 2 0010 0101 0 ll 0 0010 0100100 3 001I 0 ll 0 0l0l 001 I 0101000 4 0100 0lll' 0lm 0100 0l 10000 5 0l0l 1000 l 0 lI l 0 lI 100000r o 0 tl 0 l00l l0l0 I 100 1000010 'l 0lll l0lü l00t I l0l 1000100 8 r000 l0lI r000 lll0 1001000 9 t 00l I100 llll l l l0l0m0 Bl BDC (el binario decimal codificado)es una forma directa asignada a un equivalente binario. Es posible asignar cargasa los bits binarios de acuerdo a sus posiciones.Las cargasen el código BDC son 8, 4, 2, l. La asignaciónde bits 0110por ejemplo, puede ser interpretadapor las cargas

I8 SI S T E M A S I N A B I O S S CAP. 1 el dísitodecimal ya que0x 8+ 1x 4+ 1x 2+0+ 6 B1*_l:l,t:.\"ltg. Ds posrDreasrgrar ca¡gas 1:6. ne,gativasa un código decimal, tal como muestra.en el código 8, a, se .?,. 1. En este 0 1 1 0s e i n t e r p r e t ac o m o e l d í g i t o d e c i m a l i , \"u\"o l\" ¿\" ¡its \"n-binu\"l¿n8 + 1 X 4 de 0X +.I x ( - 2) + 0 X ( - 1) : 2. O-tros dos códigásicon\" \" é r . \" \" á¡t tabla son el 2421y el b043210. -o\"t.ados en la U\" \"\"-.gJ- á\"\"i_ái q,]\"\"J\" ¡u usado en al_ viejos en el código de \"Oaig, fl9-.- \"\"-nut\"dores Este último es un LuurBUsrn ca¡ga. cuva asrgnatión se obtiene \"*\"\".o \"'i. del correspondientevalor e n B D C u n a v e z s e h á y as u m a d ol . o\"\",,lli,l\"l\"u'jff jl-.'j\"$\":ir:jffi J:'::\"r\",::T,\"?,J:t'\"\"\"11r1':Tli\": datos, el usuario gusta dar los datos f;;;; j*i.\"i. L\"\" _\"r,ur\"\" d\", crmales recibidas se almacenan inte¡namente \"\" en el computadorpor medio del código decimal. Cada dígito a\"\"irn\"l .\"q,li\"i\" mentos de almacenamientobinario. Los n,i-\".o.. ;;;;\"\".. 'a\"\"iaules cuatro ele- se convrenen cuando las operaciones aritméticas .\" hr\"un-lnt\".numente con :..1i1* numeros representados binario. Es posible en también realizar operacio_ nes aritméticas directamente en decimál con todos lo\" n\"¡n\"ro. ¡,a deja_ dos en forma codificada. por ejemplo, ,,,i_\".o J\"\"i-\"i ¡9b, -\"ueve .\" da igual a 1100b1011 \"t y \",rundo :j:ri:rl\"_1^lirrio nume¡o rrus. or mrsmo dígitos bina- representado \"on\"i\"t\" \"i, alternamente en código BóC, ocupa p a r a c a d a . d i g r r dre c i m a lp a r a u n t o t a f , ae iZ úiis:001110010101. L.,fsr 1 \" _ , b 1 \" c't¡tro bits representan : r ^ 1 prrmeros el 3, los siguientescuatro el g y los ultrmos cuatro el 5. . Es muy importante comprender la dife¡encia entre conuersiónde un n-úmero decimal a bina¡io y ra codit'icación 'á\" -¡it\". ¡i...L áu ,\"'.omero decimal. -i_* En_cada caso el ¡esultado rirral e\" u.. ,\".i\" d-ela conversiónson dígitos binarios. L\", ¡ir\" obtenidos úii\".¡1\"\"iJosli ta codificac¡ón son combinaciones unos a ceros arregladu\" de a\" u\"ulaan u las reglas del código usado. Por tanto es extremadam\"ert\" i-p\".ir.i\"'i\"r,\". que una serie de unos y.ceros en \"n \"u\"nru, un sistema dilital pueáe algunas veces ¡epresentarun número binario y otras veces .\"pi\"a\"r,tu. alguna otra can tidad disc¡eta de información como se especifica en un código binario 3:n::^,?^\":0.11\"^ *... ejemplo, \"laá-i\"\"\"eiJ.'j\"iui -o,,\",^ ouu u,r coorgoy una llc ha conversiónbina¡ia directa \"\" siemprey cuando los números decimalessean algún entero y entre 0 y 9. pa; conversióny Ia codificación son completamente ;;;JrÁ-il.yo.\". que g, la diferentÁ.'E.t\" -.r\"upto es tan importante que vale la pena repetirlo usando otro ejemplo: la con_ versión binaria del decimal l3 es l10l; t, BDC es 00010011. áecimal 13 con \"raln\"\"\"i¿\"\"aál 1 , \" \"c i n c o c ó d i g o sb i n a r i o s . l i s t a d oe n l a T a b l a . s 12, et BDC parece ser el \"m¿isnatural y es sin duda el que se encuentra --_ ? más ümtnmente. Los otros códigosde cuatro bits tienen una característica en común que no se en_ cuent¡a en BDC. El de exceso 3, el 2, a, a ?, ,,, B,¡, _l-_ I son códigos autocomplementarios, esto es que el compremento 9 der núme¡o \"l de se obtiene fácilmente cambianáot\"\" .á.;; decimal ;; ;ñ;il por más. Esta propiedades muy útil cuando se hacen las operaciones aritméticas interna_

c o D t G o s t N A R r o s1 9 B mente con números decimales (en código binario) y la sustracción se hace por medio del complemento de 9. Fil código binario mostrado en la Tabla l-2 es un ejemplo de un código de sietc díBitos con propiedades de derección de error. Cada digito decimal c o n s i s ¡ e e 5 c e r o s 1 2 u n o s c o l o c a d o se ¡ r l a s c o r r e s D o n d i e n t c s l u m n a s d e d co .\"-a a. IP La propredad de la detección de e¡ror de este código puede compren- derse si uno se da cuenta de que los sistemas digitalm representan el binario 1 mediante una señal específica uno y el bina¡io cero por otra segunda señal específica. Durante la t¡asmisión de señales de un lugar a otro puede p¡esentarse un error. Uno o más bits pueden cambia¡ de valor. Un ci¡cuito en el lado de recepción puede detectar la presencia de más (o menos) de dos unos y en el caso de que la combinación de bits no esté de acuerdo con la combinación permitida, se detectará un error. Códigos de detección de error La información binaria, siendo señales de pulsos modulados o señales de entrada y salida de un computador digital, puede ser t¡asmitida a través de algún medio de comunicación tal como ondas de radio o alambres. Cual- quier ruido exte¡no int¡oducido en el medio de comunicación fisica cambia los valo¡es de los bits de 0 a 1 y viceversa. Puede ser usado un código de detección de error con el objeto de detecta¡ los errores durante la tras- misión. El er¡or detectado no puede ser corregido pero sí indicada su presencia. El procedimiento usual es observar la frecuencia del e¡ror. Si el e¡ro¡ ocurre de vez en cuando, aleatoriamente y sin algún efecto pro- nunciado sob¡e el total de la información trasmitida, o no se hace nada o se trasmite de nuevo el mensaje erróneo especíñco. Si el erro¡ ocur¡e tan a menudo que se distorciona el significado de la información ¡ecibida, se debe rectificar la falla del sistema. Un bit de parid.ad es un bit extra, incluido con el mensaje para convertir el núme¡o total de unos en par o impar. Un mensaje de cuatro bits y un bit de paridad P se representan en la Tabla 1-3. En (a), se escoge P de tal manera que la suma de todos los unos sea impar (en total cinco bits). En (b), se escoge P de tal manera que Ia suma de todos los unos es par. Du¡ante la trasferencia de información de un lugar a otro, el bit de pari dad se trata de la siguiente manera: en el ext¡emo de envío, el mensaje (en el caso de los primeros cuatro bits) se aplica a un circuito \"generador de paridad\" en el cual se genera el bit P requerido. EI mensaje junto con su bit de paridad se t¡asfiere a su destino. En el extremo de recepción todos los bits entrantes (en este caso cinco) se aplican al ci¡cuito de \"ve- ¡ificación de paridad' para constatar la paridad adoptada. Se detecta¡á un eror si la paridad ve¡ificada no corresponde a la adoptada. El método de Ia paridad detecta la presencia de uno, tres o cualquier combinación de e¡ro¡es impar. Una combinación par de errores no se puede detecta¡. Una ulte¡ior discusión de la generación de paridad y su verificación puede ser encont¡ada en Ia Sección 4-9. !¿

r Tabla l-3 (a) Mensaje Generación P (impar) del bit de paridad (b) Mensaje P (pari 0000 1 0000 0 0001 0 0001 1 00r0 0 0010 I 001 I I 001 I 0 0r00 0 0100 I 010 | I 0l0l 0 0 ll 0 I 0ll0 0 0l 0 0lll I 1000 0 1000 I l00l I t 00l 0 l0l0 I l0l0 0 l 0 lI 0 l 0 lI I I 100 I | 100 0 l0l 0 Il0l I I l0 0 nl0 I l I ll 0 El código reflejado Los sistemas digitales pueden ser diseñados para procesa¡ datos solamente en forma disc¡eta. Muchos sistemas fisicos suministran salida continua de datos. Estos datos pueden convertirse en forma discreta o dieital antes de ser aplicados a un sistema digital. La información análoga o continua s_e.convierte a forma digital por medio del convertido¡ análógo a digital. Algunas veces es conveniente usar el código reflejado mostrado en la Tabla 1-4 para representar los datos digitales convertidos en datos análosos. -ou. La ventaja del código reflejado sobre los números bina¡io, pu.o\" \". el número en el código reflejado cambia en sólo un bit cuando cambia'de un número al siguiente. Una aplicación típica del código reflejado ocurre cuando los datos análogos se ¡epresentan por un cambio continuo de la posición de un eje. El eje se divide en segmentos y a cada segmento se le asigna un número. Si se hace corresponder segmentos adyacentes con núme¡os de código reflejados adyacentes, se reduce la ambigüedad cuan do se sensa la detección en la línea que separa cualquier par de segmen, tos. El código reflejado que se muestra en la Tabla l-4 es solamente uno de los muchos códigos posibles. Para obtener un código reflejado diferente se puede comenzar con cualquier combinación de bits y proceder a obtener la siguiente combinación, cambiando solamente un bit de 0 a I ó de 1 a 0 de cualquier modo deseado, al azar, siempre y cuando dos núme¡os no tengan códigos asignadtx idénticos. El código reflejado se conoce como el código Groy. Códigosa lfanu méricos Muchas aplicaciones de computadores digitales, requieren manejar datos que consisten no solamente de números sino también de letras. po¡ eiem_ 20

\\ T6bls 1-4 Código reflejado de cuatro bits Códigoreflejado Equivalentedecimal 0000 0 0001 I 001I 2 0010 3 0ll0 4 0lll 5 0l0l 6 'l 0100 l100 8 I l0l 9 llll l0 l 0 ll l0l0 t2 l0l I lml t4 1000 t5 plo una compañía de seguros con millones de clientes pueden usar un computador digital para procesarsus historias. Para representarel nombre del dueño de una póliza en forma bina¡ia, es necesa¡io tener un código binario para el alfabeto. Además, el mismo código binario puede represen tar números decimales y algunos otros caracteresespeciales. Un código alfanumérico (algunas veces abreviado aLphameric)es un código binaricr de un grupo de elementosconsistentede los diez números decimales, los 26 caracteresdel alfabeto y de cierto número de símbolosespeciales tales como $. EI número total de elementosde un grupo alfanume¡rcoes mayor que 26. Por consiguientedebe se¡ codificado con un mínimo de seis bits ( 2 ' j: 6 4 , y a q u e 2 5 : 3 2 e s i n s u f i c i e n t e ) . Un arreglo posible de un código alfanumérico de seis bits se muestra en la Tabla 1-5 bajo el nomb¡e de \"código interno\". Con algunas variaciones se usa en muchas computadoras,para ¡epresentarinternamente ca, ¡acteresalfanumé¡icos.La necesidadde representarmás de 64 caracteres (las letras minúsculas y los caracteresde control especiales para la tras- misión de info¡mación digital) dio lugar a códigosalfanumé¡icosde siete y ocho bits. Uno de estos códigoses conocidocomo ASCII (American Stan- dard Code fo¡ Information lnterchange: Códigonormalizadoamericanopa- ra el intercambiode información)iot¡o es conocido como EBCDIC (Extended BCD InterchangeCode: Código de intercámbioBDC aumentado).El códi- go ASCII listado en la Tabla 1-5, consistede siete bits, pero es para propó- sitos prácticosun códigode ocho bits ya que el octavo bit se agregade todos modospara efectosde paridad. Cuando se trasfie¡e información directa mediante tarjetas perforadas,los ca¡acteresa-lfanuméricos usan un código bina¡io de 12 bits. Una tarjeta perforadaconsisteen 80 columnas y 12 filas. En cada columna se representaun ca¡ácter alfanumérico mediante huecos _- .- .1

Tsbla l-5 ( odrgos de caracte¡€s alfanuméricos - uoolgo L odlgo Códigointemo AS CII EBCDIC Códisode taljeta C a r a c te ¡ 6.bits ?-bits 8-birs 12-bits 0t0 001 lm 0001 I 100 0001 t2,1 B 010 010 100 0010 l 100 0010 1)) C 010 0 100 001I I 100 001 I 1) 1 D 010 r00 100 0100 I 100 0100 12,4 E 0t 0 r 0 l 100 0r0l r 100 0 1 0 | F 010 I l0 100 0l l0 I 100 0 l t 0 12.6 G 010 l 1000lll I100 0 l t2,7 H 0lt 000 100 1000 | 100 1000 12,8 I 0l l 001 r00 l00l l l m 1001 t2,9 J 100 001 100 l0r0 I l 0 l 0001 lt,t K 100 010 100 101 | I l 0 l 0010 11,2 L t00 0tI t00 llm I l 0 l 00 I1,3 M 100 100 100 I tol I l 0 l 0100 I t,4 N 100 l0l 100 Il t0 I l0l 0l0l I1,5 o 100 I l0 100 l l l 1 0 l 0ll0 I 1,6 P 100 Il I r0r 0000 Il0l 0lll 11,7 a l0l m0 l0l 0001 I l 0 l t000 I1,8 R t 0| 0 0 1 l0l 0010 I l 0 l t 00l I 1,9 s 0 0r0 l0l 001 I l ll0 ml0 o,2 T Il0 0ll l0l 0100 l I 0 001 I 0,3 U I l0 100 r0l 0l0l I l 0 0100 0,4 I l0 r0l I0l 0ll0 l r0 0l0l 0,5 Il0 ll0 l0l 0lll l l 0 0 ll 0 0,6 X ll0 lll l0l l0ü) lll0 0 r 0,1 Y llt 000 t0 l l 0 0 l lll0 r000 0,8 z ll I 001 l0l l0l0 lll0 t 00l 0,9 0 000 000 0l I 0000 I I Il 0000 0 I 000 001 0lt 0001 l l 0001 I 2 000 0r0 0l l 0010 l l l l 0010 2 3 000 0l I 0 001I Illl 00ll 3 4 000 100 0l I 0100 l l l t olm 4 5 000 l0r 0lI 0l0l ll 0l0l 5 0 000 l r0 0lI 0ll0 ll 0ll0 6 'l 000 I Il 0ll 0llt llll 0llt 7 8 001 m0 0l I 1000 r l ll 1000 8 9 00r 001 0l I t00l ll l00l 9 espacio l r0 000 010 0000 0100 m00 no perforado 0ll 011 0t0 I n0 0100 l0l I t2.8,3 ( I lt I00 010 1000 0100 I l0r 12,8,5 + 010 000 010 l o tI 0100 | I l0 12,8,6 $ I o t 0 lI 010 0100 0l0t lot I I1,8,3 l0 t 100 010 l0l0 0r0| I100 I1,8,4 )_ 0lI 100 010 r00l 0t0l Il0l I1,8.5 100 000 010 l l0l 0l l0 0000 ll I l0 001 0t0 llll 0l r0 0001 0,1 ll I 0 010 l r00 0l l0 l0 0,8,3 001 0rl 0lr Il0l 0l lll0 8,6

T SEC ]7 A L M A C E N A M I E N TD E E I N A R I O S R E G I S f R O S 2 3 O Y perforados las columnas adecuadas. en Un hueco se sensacomo 1ó su ausencia como 0. Las 12 filas están marcadas,comenzando desdeel extremo superiorcomo las filas de ¡rerforación 11,0, 1,2, 12, , 9. Las tres primeras constituyen el área de perforaciónde zona y las últimas nueve,de perfora- ciór' numérica. El código de tarjeta de 12 bits most¡adoen la Tabla 1-5 da un listado de las filas en las cuales se perfora un hueco (dando los unos). Las filas restantesse asumen como ceros.El código de tarjeta de 12 bits es ineficiente con respectoal número de bits con que se usa. La mayoría de los computadores traducen el código de entrada a un código interno de seis bits. Como ejemplose usa la representación nomb¡e \"John Doe\" a con- del tinuación: 100001rml l0 0l l0@ r00l0l l10000010100l00ll0 0l0l0l JOH N espacio D OE 1.7 ALMACENAMIENTO BINARIOS REGISTROS DE Y Los elementos discretos de info¡mación en un computador digital deben tener una existencia fisica en algún medio de almacenamiento de infor- mación. Además, cuando los elementos discretos de info¡macion se re' presentan en forma binaria, el medio de almacenamiento de información debe contener elementos de almacenamiento bina¡io para Ia acumulación de los bits individuales. Una celd.a binaría es un elemento que posee dos estados estables y es capaz de almacenar un bit de info¡mación. La entrada a la celda ¡ecibe las señales de exitación que la coloca en uno de los dos estados. La salida de la celda es una cantidad ñsica que distingue entre los dos estados. La información almacenada en la celda es un I cuando está en su estado estable y un 0 cuando está en el otro estado estable. Algunos ejemplos de celdas bina¡ias son los circuitos flip-flops, los núcleos de ferrita usados en la memoria y las posiciones perforadas o no de una tarJeta. Reg ist ros Un regístro es un grupo de celdas binarias. Como una celda almacena un bit de información, se desprende que un registro de r celdas puede alma- .:enar cualquier cantidad disc¡eta de información que contenga n bits. El estado del re$stro es un número enésimo de unos o ceros con cada brt .ndicando el estado de una celda en el registro. El cc,ntenido de un registro es una función de la interpretación dada a Ia info¡mación almacenada en ella. Considé¡ese como ejemplo un registro de 16 celdas: I I 0 0 0 0 I I I 0 0 0 0 I | 2 3 4 5 6 7 8 9 l0 1l 12 13 14 15 16 Físicamente se podría p€nsar que el registro está compuesto de 16 celdas b i n a ¡ i a s , c o n c a d a c e l d a a l m a c e n a n d o u n 1 ó u n 0 . S u p o n g a m o sq u e l a c o n - fizuración de bits almacenados es como se muestra en la figu¡a. El estado *t

24 S I S T E Ñ 4 AB I N A R I O S S CAP, 1 del registro es el número 16-avo 1100001111001001. claramente, un Más ¡egist¡o de n celdas puede estar en uno de los 2n estadosposibles.Ahora bien, si se asume qu€ el contenido del registro ¡epresenta entero bina- un rio, obviamente el registro puede almacenar cualquier número binario de 0 a 2¡6 -1. Para el caso particular mostrado,el contenido del registro es el equivalentebinario al número decimal 50121.Si se asumeque el registro almacena caracteresalfanuméricos de un código de 8 bits, el contenido del registro es cualquiera de los caracteressignificativos. (Las combinaciones de bits no asignadas no representan información significativa). En el código EBCDIC, el ejemplo anterior representalos 2 caracteresC (ocho bits izquierdos)e 1 (ocho bits derechos).Por otra parte, si se inter- p¡eta el contenido del registro como cuat¡o dígitos decimales repr€senta- dos por un código de cuatro bits, el primero se¡á un número decimal de cuatro dígitos. En el código de excesoa 3 del ejemploante¡ior se representa el núme¡o decimal 9096.En el código BDC el contenidodel registro no tiene ningún significado ya que la combinación de bits 1100no se asigna a ningún dígito decimal. De acuerdo al ejemplo, se nota que un registro puede almacenar uno o más elementosdiscretos de información v que la misma configuración de bits puede ser interpretada, de manera dife¡ente para dife¡entes tiDos de elementos de información. Es muv importante que el usuario almacene información significativa en ¡egistros y que el computador sea programado para procesar esta información de acuerdo al úipo de la misma. T r a s f e r e n c i ae n t r e r e gi s t r o s Un computador digital se caracterizapor sus ¡egistros.La unidad de memoria (Figura 1-1) es principalmente una colecciónde cientos de registros para almacenar información digital. La unidad procesadora compone se de va¡ios registros que almacenan operandoscon base en los cuales se realizan operaciones,La unidad de control usa registros para controlar va¡ias secuenciasdel computador y cada dis¡nsitivo de ent¡ada y salida debe tener al menos un registro para almacenar la información trasferida de o al dispositivo. Una operación de trasferenciaenrre registros es una operación básica en sistemas digitales y consiste en la t¡asferencia de la información almacenadade un registro a otro. La Figura 1-2 ilustra la trasferencia de información entre registros y demuestra pictóricamente ia trasferencia de información binaria de un teclado de teletipo a un registro en la unidad de memo¡ia. Se asume que la unidad de entrada del teletipo tiene un teclado, un circuito de control y un registro de entrada. Cada vez que se digita una tecla, el control introduce al registro de en- t¡ada un código de carácter alfanumérico equivalentede 8 bits. Se supone que el códigousado es el códigoASCII con un octavo bit de paridad impar. La info¡mación del registro de entrada se t¡asfie¡e a las ocho celdas menos significativas del registro procesador.Después de cada trasfe¡encia se borra el registro de entrada para permitir que el control pueda enviar un nuevo código de ocho bits cada vez que se digite el teclado. Cada caracter de ocho bits t¡asferido al registro procesadorviene seguidopor un corrimiento del anterior carácter en las sizuientes ocbo celdas a su iz-

\\ UNIDAD DE MEMORIA roH 00 I 0 1 0 0 1 0 1 0 0 1 0 0 I11 0 0 1 0 0 I0 1 1 1 I 1I 1 PROCESADOR UNIDAD TELETTPODE ENTRADAI Resistro ..-:-.--.--.! CONTROL Figura l_2 Traslerenciainformación registros de con quierda. Cuando se complete la t¡asferencia de cuat¡o caracteres,el re- ji.i.o p.o\"\".udor estará lleno y su contenido se trasferirá.al registro de il\"-o.iu. El contenido almacenadoen el registro de memoria de la Figura 1-2 nrovino de la t¡asferencia de los caracteresJOHN despuésde digitar las óuat¡o teclas adecuadas. P\".\" pro\"\"\"u. las cantidades discretas de información en forma binaria, el óomputador debe estar dotado de (l) elementos que sostengan los datos qus vayan a ser procesados (2) elementos de circuito que y manejen los bits individuales de info¡mación. El elementomás convenientemente usado para retener información es un registro. El manejo de va- ¡iables bina¡ias se hace por medio de circuitos lógicos digitales' La Figura 1-3 ilustra el procesode suma de dos númerosbinarios de 10 bits' La unidad de memoria, que consiste usualmente en cientos de reglstros se muestra en el diagráma con sólo tres de sus registros.La pa¡t€ de la unidad de procesomóstrada, consiste en tres registros,R1, R2 y R3 conjuntamente con circuitos lógicosdigitales que manejan los bits de Rl y R2 y t¡asfie¡en a R3 un númeio binario igual a su suma aritmética Los regis- t¡os de memoria almacenan información y están incapacitadospara procesar los dos operandos.Sin ernbargo,la información almacenadaen la memoria puede ser trasferida a los regist¡os de proceso Los resultados obtenidos por el registro del procesadorpueden ser trasferidosal registro 25

I NIDAD DE MEMORIA 0000000000 0011100001 0001000010 00010000r0 Circuitos de lógica digital para la 01001000 r l suma binaria 001 l 100001 U N I D A DD E P R O C E S A D O R Figura l-3 Ejemplo de procesamiento de información binaria de la memoria para almacenamientohasta que vuelvan a ser necesarios. El diagrama muestra el contenido de los dos operandostrasferidosde los dos registrosde memoria Rl y R2. Los circuitos lógicos digitales producen la suma que a su vez será trasferida al registro R3. El contenido del registro R3 puedeser trasladado a los registrosde memoria. Los últimos dos ejemplos demuestranla capacidaddel flujo de infor- mación del sistema digital de una manera muy sencilla. Los registrosdel sistema son los elementosbásicospara almacenamientoy retención de la información binaria. Los circuitos digitales procesan la información. En la siguiente sección se introducen los circuitos digitales y su correspondiente capacidad de manipulación. El tema de los registros y las operaciones de trasferenciade registrosse verá de nuevo en el Capítulo 8. 1-8 L O G I C AB I N A R I A La lógica binaria trata con variablesque toman dos valoresdiscretosy con operaciones que asumen significado lógico. Los dos valores que las variables asumen pueden llamarse de diferentes maneras (por ejemplo, uerda- dero y falso, si y no, etc.) pero para este propósito es conveniente pensar 26

SEC.1-8 LOGICA INARIA B 27 en términos de bits y asignar los valoresde 1 y 0. La lógica binaria se usa y para describir, de una manera matemática el procesamiento manipuleo de la información binaria. Se acomodamuy bien para el análisis y diseño de los sistemas digitales. Los circuitos lógicos digitales de la Figura 1-3, que realizan la aritmética binaria, son circuitos cuyo comportamientose más convenientemente términos de variables binarias y ope- en \".*p.e.u lógicas. La lógica binaria que se introduce en esta sección es tuóion\". equivalentea un tipo de álgebrallamada álgebrade Boole..La presentación formal del álgebra-deBoole de dos valores se verá en más detalles en el Capítulo 2. E1 proposito de esta sección es el de introducir el álgebra de Boó1\",de una -a.tóra heurísticay de relacionarla con los circuitos lógicos digitales y señalesbinarias. D e f i n i c i ó nd e l ó g i c a b i n a r i a La lógica binaria consisteen variables binarias y operaciones lógicas. Las variabllesse indentifican mediante las letras del alfabeto tales como A, B, C, x, y, z, etc. y cada variable tendrá dos y sólo dos valores posibles: 1 y 0. Hay tres operacioneslógicasbásicas:AND, OR y NOT. 1. AND: Esta operación se representa por un punto o por la ausencia de un operador. Por ejemplo,Í'!:z ó xy:z leído \"x y y es igual a z \" i m p l i c a nq u e e : 1 s i y s ó l os i ¡ : 1 y y : 1 ; d e o t r a f o r m ae : 0 ' (Recuérdese que f, y y z son variables y pueden ser solamente 1 ó0ynadamás.) 2. OR: Esta operación se representapor un signo más. Por ejemplo r f y:z se leé \"r OR y es igual a 2\", queriendo ecir que z:1!i d ¡:f o s i y : 1 o s i s e t i e n ex : l y y : 1 ' . S i a m b o s : 0 y ! : 0 , ¡ entoncee:0. s 3. NOT: Esta operación se representapor un apóstrofe (algunas veces por una barra). Por ejemploix':z (6 7: e) se lee \"r no es igual a z\" implicandoque z es lo que r no. En otras palabras, ¡:1 en- si t o n c e se : 0 , p e r os i ¡ : 0 e n t o n c e s : 1 ' e La lógica aritmética se parecea la aritmética binaria y las operaciones AND y OR tienen su similitud con la multiplicación y la_sumarespectiva- mente. De hecho los símbolosusadospara AND y OR son los mismos que se usan para la suma y la multiplicación. La lógicabinaria, empero'no se debe confundir con la aritmética binaria. Se debe tener en cuenta que una variable aritmética designaun número que puede consistir en muchos dígi- tos mientras que una variable lógica es siempre 1 ó 0. En la aritmética binaria, por ej-emplo, tiene que 1+ 1: 10 (leído \"uno más uno es igual se a dos\") mientral que en la lógica binaria se tiene que 1+ 1 : 1 (leído: \"uno OR uno es igual a uno\"). Existe ,r.r uulo. de z especificadopor la definición de la operación ló- gica, por cada combinación de valores x y y. Estas definiciones pueden Ii.t\"r.\" en una forma compacta usando tablas de uerdad. Una tabla de verdad es una tabla de todas las combinaciones posiblesde las variables _*Á

Tabla l-6 Tablas de verdad de las operaciones lósicas AND OR x'Y x y 0 0 00 0 0 0 0l I I 0 l0 I l I ll I que muestra la relación entre los valores que las variables pueden tomar y el resultado de la^operación.por ejemplo, las tablas-áe verdad para las operaionesAND y OR con variables r y y se obtienen al listar todos los -r\" valores_posibles que las variables puede' t\"rr\". pares. El resultadode la operaciónde cada en \"rráláo lista en una se \"o*binan co- llrlu separada.Las tabrai de verdad d\" Áñó, oii;\"ñóT \"o-¡i\"ácián se listan en la Estas tabras demuestranclaramentelas definiciones ::?jlj:t de lps ope- S e ñ a l e s b i n a r i a s y c i r c u i t o sd e c o n m u t a c i ó n El uso de variables binarias y la aplicación a ra lógica binaria se demuestra por los circuitos sencillos de c-onmutación de ü rig\".\" r_4. suponga_ mos que los interruptores A. y B representen -in-terruptor dos variables binarias con valores iguales a 0 cua¡do el está abierto e-igual 1 cuando el interruptor está cerrado. Simultáneámente asúmase que la lámpara l representauna tercera variable primaria igual a t cuandola luz está pien-_ dida e igual a 0 cuando está apagJu. puü ;;-ü., i't\"r.upto.u, .r, series, la luz se prende solamenté si A y B \"t \"uro para los inte_ están rruptores en paralelo,.ra ruz se prenderá si A o B \";;.;á;.. ;;;\";;rrados. obvia_ mente estos dos circuitos pueden expresarse por medio de la lógica binaria con las operaciones AND t OR repectivamente: L = n .B para el circuito de la Figura I_4(a) L : A + B para el circuito de la Figura 1-4(b) Los ci¡cuitos digitales electrónicosse llaman algunas veces circuitos de conmutación,ya que se comportan como u¡ interruptor con qR elemen- to activo tal como un transistor conduciendo (interripto, o en \"...uao) Fuente Fuente de voltaje de voltaje (a) Inte¡ruptoresen se¡ie- AND lóeica (b) Interruptoresen paralelo- OR lósico Figura l-4 ci¡cuitos de interrupción que demuestran la lógica binaria 28 L

f Voltios Tolerancia Lógica l nominal permitida para la lógica 1 La transiciónocur¡e entre estosIímites Tolerancia Lógica 0 nominal permitida para la lógica0 -0,5 Figura l-5 Ejemplo de señalesbina¡ias corte (interruptor abierto). En vez de cambiar manualmente el interruptor el circuito de interrupción electrónico usa señalesbinarias para controlar el estado de conducción o no conducción del elemento activo. Las señaleseléctricas tales como voltajes o corrientesexisten por todo el sistema digital en cualquierade los dos valores reconocibles (exceptodurante la transición). Los circuitos operadospor voltaje respondena dos niveles separadoslos cuales representanuna variable binaria igual a lógica 1 o lógica 0. Un sistema digital en particular podría definir la lógica 1 como una señal de valor nominal de 3 voltios y la lógica 0 como una señal de valor nominal de 0 voltios. Como se muestra en la Figura 1-5 cada nivel de voltaje tiene una desviación aceptable de la nominal. La región interinedia entre las regiones permitidas se cruza solamente durante las transiciones de estado. Los terminales de entrada de los circuitos digitales aceptan se- ñales binarias dentro de las tolerancias permisibles y respondenen el termi-' nal de salida con señalesbinarias que caen dentro de las tolerancias espe- cíficas. Compuertaslógicas Los circuitos digitales electrónicosse llaman circuitos lógicosya que con las entradas adecuadasestablecen caminos de manipuleo lógico. Cual- quier información deseadapara calcular o controlar, puede ser operada pasando señales binarias a través de varias combinacionesde circuitos iógico* con cada señal que representa una variable y trasporta un bit de inlormación. Los circuitos lógicos que ejecutan las operacioneslógicas de AND, OR y NOT se muestran con sus respectivossímbolosen la Figura 1-6. 29 -J

I x ( a ) CompuertaAND de (b) CompuertaOR de (c) Compuerta NOT dosentradas dos entradas o inversor a---.fA F - ABC ,$ G: A* B -¡c + D BcL)- Bjf (d) CompuertaAND de (e) Compuerta OR de tres ent¡adas cuatro entradas Figura l-6 Símbolos para los circuitos lógicos Estos circuitos, llamados conlpuertas son bloques de circuitería que producen señalesde salida de lógica 1 o lógica 0, si se satisfacenlas cón- diciones de las entradas lógicas. Nótese que se han usado cuatro nombres diferentes para el mismo tipo de circuito: circuitos digitales, circuitos de conmutación, circuitos lógicos y compuertas. '.fodos los cuatro nombres se usan a menudo pero se hará referencia a los circuitos como compuertas AND, OR y NOT. La compuertaNOT se denominaalgunasvecescomocjr- cuito inuersorya que invierte la señal binaria. Las señales de entrada r y y en las compuertas de dos entradas de la Figurl 1-6 pueden existir en uno de los cuatro estadosposibles:00, 10, 11 ó 01. Estas señalesde entrada se muestran en la Figurá 1-? conjuntamente con las señalesde salida de las compuertasAND y oR. Los diagramas de tiempo de la Figura 1-7 ilustran la respuesta de cada circuito a cada una de las posibles combinaciones binarias de entrada. La razón para el nombre \"inversor\" dado a la compuerta NOT es aparente al comparar la señal ¡ (entrada del inversor) y la señal r' (salida del inversor). Las compuertas AND y OR, pueden tener más de dos entradas como la compuerta AND con tres entradas y la compuerta OR con cuatro entradas de la Figura 1-6. La compuerta AND de tres entradas respondecon la salida de lógica 1 si todas las tres señalesde entrada son de lógica 1. La salida produce una señal de lógica 0 si cualquier entrada es de lógica 0. La compüer- ta 0 de cuatro entradas respondecon lógica 1 cuando cualquier enirada es de lógica 1. Su salida será de lógica 0 si todas las señalesde entrada son de lógica 0. ' ol-T--Tlo o _v o, ofTlo AND: ;r . y o o.f--Tl o o OR:¡*y fr NOT: ¡' W Figura l-7 señales de entrada-salida para las compuertas (a), (b) y (c) de la Figura l-6 30

1-9 C I R C U I T O SN T E G R A D O S I I 3 El sistema matemático de lógica binaria es mejor conocido como de Bole o álgebra de conmutación. Esta álgebra se usa convenientemente :,ara describir la operación de conjuntos complejos de circuitos digitales. ',,s diseñadoresde los sistemas digitales usan el álgebra de Boole para ::asformar los diagramas de circuito a expresiones algebraicaso vicever- -a. Los capítulos 2 y 3 se dedican al estudio del álgebra de Boole, sus :ropiedadesy su capacidad de manipuleo. El Capítulo 4 muestra cómo .. atgebra de Boole puede usarse para expresar matemáticamente las .:lrerconexiones entre los enlaces de compuertas. .-9 C I R C U I T O SN T E G R A D O S I Los circuitos digitales están construidos invariablemente con circuitos .ntegrados.Un clrcuito integrado (abreviado CI) es un cristal semicon- juct'or de silicón, llamado pastilla, que contiene componenteseléctricos :ales como transistores, diodos, resistenciasy condensadores. Los diver- :os componentes están interconectados dentro de la pastilla para formar un circuito electrónico. La pastilla está montada en un empaqueplástico con sus conexionessoldadasa las patillas externas para conformar el circuito integrado. Los circuitos integrados difieren de otros circuitos elec- t¡ónicos compuestosde elementosdiscretos en que los componentes -CI individuales del no pueden ser separadoso desconectados que el circuito y dentro del paqueteie hace accesible solamente por medio de las patillas externas. Los circuitos integrados vienen en dos clases de pastillas, la pastilla plana y la pastilla de hilera doble de patillas* tal como se ve en la Figura i-s. Lá pu.li¡a de hilera doble es la más comúnmente usada debido a su bajo costo y fácil instalación en los circuitos impresos. La protección del ciicuito iniegrado se hace de pl:ístico o cerámica. La mayoría de las pastillas tienen tamaños normalizados y el número de patillas varían entre g y &. cada circuito integrado tiene su designación numérica impresa .oÉt\" su superficie, para poder identificarlo. Cada fabricante publica un libro de características o catálogo para suministrar la información correspondientea los diversos productos. Pastilla plana Pastilla de hilera doblede patillas Figura l-8 Circuitos integrados * En inglés se usa (DIP) Dual-in-line package.

32 S I S T E M A SE I N A R I O S CAP, 1 El tamaño del c,ircuito integrado es bastante pequeño. por ejemplo, cuatro compuertas AND están escapsuladasdentro de una pastilla de 14 patillas en hilera doble con dimensiones 20x 8x B milímetios. un micro- de procesador completo está encapsulado de una pastilla de 40 patillas en hilera doble con dimensiones 50 X 15X 4 milímetros. de Además de la reducción sustancial de tamaño el cI ofrece otras ventajas y beneficios comparados con los circuitos electrónicos con componentes discretos. El costo de los CI es bastante bajo, lo cual los háce económicosde usarlos.- bajo consumo de poder haóe los sistemasdigi- Su tales más econémicos operar. Tienen una gran confiabilidad de no faliár de y por tanto menos reparaciones. velocidad de operaciónes alta hacién- La - dolos más adecuados para operaciones alta velocidad. El uso de los cI de reduce el número de conexiones externas ya que la mayoría están internamente dentro de la pastilla. Debido a todas estas ventajas, Ios sistemas digitales se construyencon circuitos integrados. Los circuitos integrados se clasifican en dos categorías generales: lineales y digitales. Los cI lineales operan con señales'contiñuas para producir funciones electrónicas tales como amplificadbres y res de voltaje. Los circuitos integrados digitale!, operan con \"o-prt\"do- señáles binar'ias y se hacen de compuertas digitales interconictadas. Aquí se tra- tará solamentecon los circuitos integradosdigitales. A medida que mejora la tecnología de los cI, el número de compuertas que pueden encapsularse una pastilla de silicón, ha aumentado consi- en derablemente.La forma de diferenciar aquellos cI que tengan unas pocas compuertas, con las que tienen cientos de compuertas, eJ referirse a la pastilla como un elementode integraciónpequeña-, medianao grande.unas pocas compuertasen una sola pastilla constituyen un elemento de inte- gración pequeña (ssD.* Para poder calificar como un elemento de inte- gración mediana (MSI)* el circuito integrado debe cumplir una función lógica c-ompletay tener una complejidad de 10 a 100 compuertas. un elemento-de integración a gran escala (LSD* realiza una función lógica con más-de_1_00_ compuertas.Existe también una integración de muy- grande escala (vLSI). para aquellos elementosque contienen miles de áoñrp,r\"r- tas en una sola pastilla. Muchos diagramas de circuitos digitales considerados este libro, en se muestran en detalle hasta describir las compuertasindividuales y sus interconexiones.Tales diagramas son útiles para demostrar la conjtruc- ción Iógica de una función particular. sin embargo,dcbemostener en cuenta en Ia práctica que una función dada se obtiene de u.t elemento de mediana o gran integración(MSI y LSI), al cual el usuariosólo tiene acceso las en- a t¡adas externas o salidas pero nunca a las entradas o salidas de las compuertas intermedias. Por ejemplo, un diseñador que desee incorporar un registro en,su sistema debe preferiblemente escogertal función de un circui- !o -9\".mediana integración (MsI), en vez de diseñar los circuitos digitales individuales como se muestra en el diagrama. 'En inglés se usa: SSI (Small scale integration) Integración de pequeña escala; MSI (Medium scale integration) lntegración de mediana escala; LSI (Lar'ge'scale integration) Integración a gran escala; VLSI (Very large scale integration) Iniegrición a muy-grande escala.

\\ PROBLEMAS 33 REFERENCIAS 1. Richard, R. K., Arithmetíc Operations in Digítat Computers. Nueva York: Van Nostrand Co., 1955. 2. Flores, 1., The Logic of computer Arithmetic. Englewoodcliffs, N. J.: Prentice- Hall, Inc., 1963. 3. Chu, Y., Dígitat Cornputer Design Fundamentals. Nueva York: McGraw-Hill Book Co., 1962,CaPítulos 1 Y 2. 4. Kostopoulos,G. K., Digital Engineering. Nueva York: John wiley & sons, Inc., 1975,Capítulo 1. N. J.: 5. Rhyne, Y. T., Fundamentalsof Digitat sysüemsDesign. Englewood cliffs, Prentice-Hall. Inc., 19?3,Capítulo 1. PROBLEMAS 1-1. Escriba los primeros 20 dígitos decimales en base 3' L-2. sume y multiplique los siguientes números en la base dada sin convertirlos a decimal. (a) (1230)+ (23)¿ Y (c) (367)' v (715)a (b) (135,4)6 (43,2)o v ( d ) ( 2 9 6 ) t zY ( 5 7 ) t z 1-3. convierta el número decimal 250,5a base 3, 4,7,8 y 16 respectivamente. t-4. Convierta los siguientes números decimales a binarios: 12,0625,104, 673,23 y 1.998. 1-5. Convierta los siguientes binarios a decimales: 1 0 , 1 0 0 0 1 ,0 1 1 1 0 , 0 1 01 1 1 0 1 0 1 , 1 11 1 0 1 1 0 1 ' 1 1 1 . 1 1, 0, 1-6. convierta los siguientes números en base a las bases que se indican: (a) El decimal 225,225 binario, octal y hexadecimal' a (b) El binario 11010111,110decimal, octal y hexadecimal' a (c) El octal 623,77 decimal, binario y hexadecimal' a (d) El hexadecimalzAC5,D a decimal, octal y binario' l-7. Convierta los siguientesiúmeros a decimal: (a) (1001001,011), (b) (12121)3 (c) (1032,2)o (d) (4310)5 (e) (0,342)u (f) (50)? (g) (8,3)g (h) (1e8),, 1-8. Obtenga el complementode 1 y de 2 de los siguientes números binarios: 1010101,0111000,0000001,10000,00000 1-9. obtenga el complemento de 9 y de 10 de los siguientes números decimales: 13579,09900, 90090. 10000,00000.

34 s r s r E M A sB l N A R t o s C A P .1 1-10. Encuentre el complementode 10 de (935),,. 1-11. Haga la sustracción de los números decimalesa continuación, usando (1) el complemento de 10 (2) el complemento de 9. Compruebe la respuestapor medio de la resta directa. (al 52ñ-32I (b) 3570- 2100 (c) 753-864 (d) 20- 1000 l-L2. Realice la sustracción, de los siguientes números binarios usando (1) el complemento de 2 (2) el complemento de 1. Compruebela respuestapor sus- tracción directa. ( a ) 1 1 0 1 0 -1 1 0 1 (b) 11010- 100m ( c ) 1 0 0 1 0 -1 0 0 1 1 (d) 100- 110000 1-13. Pruebe el procedimiento expuesto en la Sección 1-5 para la sustracción de dos númeroscon complementode (r- i). 1-14. Para los-códigoscargados(a) B, B, 2, 1 V (b) 4,4,9, _2para númerosdeci- males, determine_todaslas tablas posibles de tal manera que el complemen- to de 9 de cada dígito decimal se obtenga mediante el cambio de unos a ceros y de ceros a unos. 1-15. Representeel número decimal 8620 (a) en BDC, (b) en código de exceso3, (c) el código 2, 4, 2, 1 v (d) como número binario. 1-16' Un código binario usa diez bits para representar cada uno de los diez dígi- tos decimales. A cada dígito se le asigna un código de nueve ceros y un r. El código binario.para-6,.por_ejemplo, 0001000000. es Determine el cóáigo binario para los dígitos decimales restantes. L-r7. obtenga el código binario cargado para los dígitos de base 12 usando las cargas de 542L. 1-18' Determine el bit d9 paridad impar generadocuando el mensaje consiste en d r e zd i g i t o sd e c i m a l e s n e l c ó d i g o9 , 4 , _ 2 , _ 1 . e 1-19. Determine otras dos combinaciones distintas al código reflejado mostrado en Ia Tabla 1-4. l-20. obtenga un código binario para representar todos los dígitos en base 6 de tal manera que el complemento de 5 se cbtenga re-plar\"rráo I por 0 y por 0 1 en cada uno de los bits del código. 1-21' Asigne un código binario de alguna manera ordenada a las b2 cartas de la baraja. Se debe usar el menor número de bits. L-22. Escriba su norrbre y apellidos en un código de ocho bits compuesto de los siete bits ASCII.de la Tabla 1-5 v un brt d\"eparidaá p\"i L\"\"rúao un t\" po- sición más significativa. Incluya los espaciósentre las partes del nombre y el punto despuésde la inicial del segundoapellido. L-23' Muestre la configuración de un registro de 24 celdas cuando su contenido representa(a) el número (295),s en binario, (b) el número decimal 2g5;; BDC y (c) los caracteres Xyb en ngCOtC

¡t PROBLEMAS 35 l-24. El estadode un registrode 12 celdases 010110010111.¿Qué significa su contenido si este representa (a) tres dígitos decimales en BDC, (b) tres dígitos decimales en código de exceso 3, (c) tres dígitos decimales en código 2, 4, 2, 1 V (d) dos caracteresen el código interno de la Tabla 1-5? I-25. Muestre el contenido de todos los registros en Ia Figura 1-3 si los dos nú- meros binarios agregados tienen el equivalente decimal de 257 y 1050.Asuma un registro¡c{on celdas. 8 L-26. Exprese el siguiente circuito de conmutación en notación lógica binaria. AL I'Lrente de voltaje 1-27. Muestre las señales(usando un diagrama similar al de la Figura 1-7) de las s a l i d a s F y G d e l a Figura 1-6. Use señales arbitrarias en Ias entradas A, B,CyD.

Algebra d e Boole ly compuertaslógicas 2-1 D E F I N I C I O N E SO G I C A S L EI álgebra de Boole, como cualquier otro sistema matemático deductivo puede ser definida por un conjunto de e.lementos, conjunto de opera- un dores, un número de axiomas o postulados.Un conjunto de elementoses una colección de objetos que tienen una propiedad común. Si S es un conjunto y x y y son objetos ciertos, entonces¡€S denota que r es un miembro del conjunto S y y G S denota que y no es un elementode S. Un conjunto con un número finito de elementosse representapor medio de llaves:A:11, 2, 3, 4f , es decir Ios elementos del conjunto A son los nú- meros l, 2, 3 y 4. Un operador binario definido en un conjunto S de elementos, es una regla que asigna a cada par de elementosde S un elemento único de S. Por ejemplo,considérese relacióna*b: c. Se dice que * es la un operador binario si éste especificauna regla para encontrar c de un par (o, b) y también si a, b, ceS. Por otra parte, * no es un operadorbinario si a, beS mientrasque la regla encuentre que cG S. Los postuladosde un sistema matemático forman las suposiciones de las cuales se deducen las reglas, teorías y propiedadesdel mismo. Los postulados más comúnmente usados para formular varias extructuras algebraicas son: 1. Conjunto cerrado. Un conjunto S es cerrado con respecto a un operadorbinario, si para cada par de elementosde S, el operador binario especificauna regla para obtener un elemento único de S. El conjunto de los números naturales N: I 1, 2, B, 4, l, po. ejemplo, es cerrado con respectoal operador binario ( + ) por las reglas de la suma aritmética ya que por cada a, b e N se obtiene una ce N única por la operación a+b: c. El conjunto de los nú- meros naturales no es cerrado con respecto al operador binario menos ( - ) por las reglas de la sustracción aritmética ya que 2-3: -t y 2,8€ N mientras ue(- l) € N. q 2. Ley asociatiua. Se dice que un operadorbinario * en un conjunto S es asociativosi: 36

sEc.2-1 D E F I N I C I O N E S I C A S3 7 LOG (x*Y)+z : ¡*(Y*z) Paratoda x,Y, z €S 3. Ley conmutatiDo. Se dice que un operador binario * en un conjunto S es conmutativo si: x*y : y*x para toda x,y € S 4. Elemento de identidod. Se dice que un conjunto S tiene un ele- * en S mento de identidad con respecto a la operación binaria si existe un elemento e € S con la propiedad: e*x: x*e: x paratodax€S Ejemplo: El elemento 0 es un elemento de identidad con respecto a l a o p e r a c i ó n e n e l c o n j u n t od e e n t e r o s : l * I ,-3, -2, -7, 0 , 1 , 2 , 3 , . . . 1 Y aq u e : x*0:0+x:xParatoda x€I El conjunto de números naturales N no tiene elemento de identidad ya que el 0 es excluido del mismo. 5. Inuerso.Se dice que un conjunto S, que tiene un elemento de identidad e con respectoa un operadorbinario *, tiene un inverso si para cada ¡ € S existe un elementoy C S tal que: x*!:€ ffimplo: En el conjunto de enteros I con e: 0, el inverso del ele- m e n t oo e s ( - o ) Y a q u e o + ( - o ) : 0 . 6. Ley distributiua. Si * y . son dos operadores binarios en un con- ¡unto S, se dice Que * es distributivo con respectoa ' si: x * ( \" y 'z ) : ( x * , ¡ ' ) ( x * z ) ' Un ejemplo de una extructura algebraicaes un compo. Un campo es un conjunto de elementos agrupadoscon dos operadoresbinarios, cada uno de los cuales tiene las propiedades a 5 que se combinan para dar Ia 1 propiedad 6. El conjunto de números reales conjuntamente con los ope- iadóres binarios + y . forman el campo de los númerosreales.El campo de los números reales es la base de la aritmética y el álgebra ordinaria. Los operadores postulados tienen los siguientessignificados: y El operadorbinario * define la suma. La identidad aditiva es 0. El inverso aditivo define la sustracción. El operadorbinario . define la multiplicación. La identidad multiplicativa es 1. El inverso multiplicativo de a:l/a define la división, es decir, a.l/a : 1. La única ley distributiva aplicable es la de ' sobre f : a-(b + c): (a'b) + (a'c)

2.2 D E F I N I C I OA X I O M A T I C A N DELALGEBRA OOLEANA B Boole (1) introdujoun tratamientosistemático lógica En 1854George de !' para ello desarrolló un sistema algebraico que hoy en día llamamos ríl- gebra de Boole. En 1938 C. E. Shannon (2) introdujo una álgebra de Boole de dos valores llamada álgebra de conmutación en la cual él demos- tró que las propiedades de los circuitos de conmutación eléctricas bies- tables pueden ser representadas por esta álgebra. Se usarán los postulados formulados por E. v. Huntington (3) en 1g04 para la definición formal del álgebra de Boole. Estos postulados y axiomas no son únicos para definir el álgebra de Boole ya que se ha usado otro conjunto de postulados. *El álgebra de Boole es una estructura algebraica definida para un conjunto de elementos B juntamente con dos operadores binarios + y ., de tal forma que se satisfagan los siguientes postulados (Huntington): 1. (a) Conjunto cerrado con respectoal operador +. (b) Conjunto cerrado con respecto al operador .. 2. (a) Un elemento de identidad con respecto a f designado por el 0:rf0:0+x:x. (b) Un elemento de identidad con respecto a . designado por 1: r.1: 1.r: ¡. 3 . ( a ) C o n m u t a t i v o c o n r e s p e c t oa + : x + y : ! * x . (b) Conmutativo con respectoa . i x,y:y.x. (b) * e s d i s t r i b u t i v os o b r e . : r + ( y . z ) : ( x * y ) . ( x - t z ) . 5. Para cada elemento ¡ € B, existe un elementor' € B (llamado el com- p l e m e n t od e ¡ ) t a l q u e : ( a ) x + x ' : 1 V ft) x.x':0. 6. Existen al menos dos elementos r, ye B tales que xty. Al comparar el álgebra de Boole con la aritmética y el álgebra ordinaria (el de los núme¡os reales) se notan las siguientes diferencias: 1. Los postulados de Huntington no incluyen la ley asociativa. Sin embargo esta ley es válida para el álgebra de Boole y puede deducirse (para muchos operadores) de otros postulados. 2. La ley distributiva de + sobre ., es decir, r+(y.z):(x*y) . (x -l z ) es válida para el álgebra de Boole pero no para el álgebra ordinaria. 3. EI álgebra de Boole no tiene inversos aditivos o multiplicativos y por tanto no hay operaciones de sustracción o división. 4. El postulado 5 define un operador Ilamado complemenúo el cual no está disponible en el álgebra ordinaria. *Ver por ejemplo Birkoff y'Bartee (4),'Capítulo b. ?9

-\\ sEc. 2-2 D E F I N I C I O N X I O M A T I C A E L A L G E B R AB O O L E A N A 3 9 A D 5. EI álgebra ordinaria trata con los números reales, Ios cuales constituyen un conjunto infinito de elementos. EI álgebra de Boole trata con los elementos B hasta ahora no definidos pero que se definen a continuación para el álgebra de Boole de dos valores (de mucho interés para el uso ulterior de esta álgebra), B está definido como un conjunto de solamente dos elementos, 0 y 1. El álgebra Boole se asemeja al álgebra ordinaria en algunos aspectos. La escogencia de los símbolos + y . es intencional con el fin de facilitar Ias manipulaciones con álgebra de Boole por parte de personas familiari- zadas con el álgebra ordinaria. Aunque no se puede usar algunos conocimientos derivadós del álgebra ordinaria para tratar con álgebra de Boole, el principiante debe ser muy cuidadoso de no sustituir las reglas del ál- gebra ordinaria donde no sean aplicables. Es muy importante distinguir entre los elementos del conjunto de una estrucfura álgebraica y las variables de un sistema algebraico. Por ejemplo, los elementos del campo de los números reales son números -i.ni.ur que las variables tales como a, b, c, etc., usadas en el álgebra ordinaria son símbolos que se establecen para los números reales. Simi- larmente en el álgebra de Boole se definen los elementos de un conjunto B y las variables, tales que x, !, z sean simplemente símbolos que representen los elementos. A estas alturas es importante darse cuenta que para tener una álgebra de Boole se debe demostrar: 1. los elementos del conjunto B, 2. las reglas de operación de los dos operadores binarios, y 3. que el conjunto de elementos B, juntamente con los dos operadores, satisfaga los seis postulados de Huntington. Se pueden formular muchas álgebras de Boole dependiendo de la escogencia de los elementos de B y las reglas de operacióni En el trabajo suÉsiguiente, se tratará solamente con una álgebra de Boole bivalente, es deóir, una con dos elementos. EI álgebra'de Boole bivalente tiene aplicaciones en Ia teoría de conjuntos (el álgebra de enseñanza) y en la lógica de proposiciones. El interés en este libro es en la aplicación del álgebra de Boole a los circuitos con compuertas' Algebra booleana bivalente Una álgebra de Boole bivalente se define sobre un conjunto de dos elementos B: I 0, 1f , con reglas para los operadores binarios * y de Ia manera como se muestra en las siguientes tablas de operador. (La regla para el operador complemento es para verificación del postulado 5): Estas reglas son exactamente las mismas que las operaciones AND, OR y NOT respectivamente y que se han definido en la Tabla 1-6. Se debe demos- oVer por (7), o Birkhoff y Bartee (4) ejemplo, Hohn (6) Whitesitt j ñ

r 40 A L G E E R A E B O O L EY C O M P U E R T A S O G T C A S D L C A P .2 0 0 0 0 I 0 I I trar que los postuladosHuntington son válidos para el conjunto B: | 0, 1l y para los dos operadoresbinarios definidos anteriormente. r. Et conjunto cercadoes obvio a partir de las tablas ya que er resul- t a d o d e c a d ao p e r a c i ó n s 1 ó 0 y 1 , 0 € . B . e 2. De las tablas se observaque: (a)0+0:0 0+l:l*0=l (b)l.l:l l'0:0'l:0 lo cual establece dos elementosde identidad 0 para f los y 1 para . de la manera como se definen en el postulado2. 3. Las leyes conmutatíuasson obvias de la simetría de las tablas de los operadoresbinarios. 4. (a) La ley distributiua x. (y * z) : (x.y ) * (¡. z ), puede dernos- trarse que es verdadera de las tablas del operador,al formar la tabla de verdad de todos los valores posibles de x, y y z. Para cada combinaciónse puede de¡ivar x.(y*e) y demostrar que esevalor es el mismo que (¡.y) + (x.z). rYz y+z x'(y + z) x'y x'z (x.y) + (x. z) 000 0 0 0 0 0 001 I 0 0 0 0 010 I 0 0 U 0 0l I I 0 0 0 0 100 0 0 0 0 0 l0l I I 0 I l ll0 I I I 0 I lll I l I I I ( b ) La ley dístributiua de + sobre . puede demostrarseque es verdadera,mediante una tabla de verdad similar a la descrita anteriormente. 5 . D e Ia tabla de complementosse puede demostrar fácilmente que: (4, f +f':1, y a q u e0 * 0 ' : 0 + 1:1 y 1+ 1':1*0:1 (b) Í.x':0, ya que 0.0':0.1:0 y 1.1,:1.0:0 lo cual veri_ fica el postulado5.

\\ i s E c .2 - 3 T E O R E M A S A S I C O S P R O P I E D A D ED E L A L G E B R AB O O L E A N A 4 1 B Y S 6. El postulado 6 se satisface, ya que el álgebra bivalente tiene dos e l e m e n t o sd i s t i n t o s 1 y 0 c o n 1 1 0 . Se ha establecidouna álgebra de Boole bivalente que tiene un conjun- to de dos elementos 1 y 0, dos operadores binarios con reglas de operación equivalentes a las operaciones AND y OR y el operador complemento equivalente al operador NOT. Así, el álgebra de Boole ha sido definida de una manera matemática formal y se ha demostrado que es equivalente a la lógica binaria representada heurísticamente en la Sección 1-8. La representación heurística es una ayuda para entender la aplicación del álgebra de Boole a los circuitos tipo compuertas. La representación formal es necesaria para desarrollar los teoremas y propiedades del sistema algebraico. El álgebra de Boole bivalente definida en esta sección, es llamada por los ingenieros \"ál- gebra de conmutación\". Para darle énfasis a la similitud que hay entre el álgebra de Boole bivalente y otros sistemas binarios, se Ie ha llamado \"lógi- ca binaria\" en la Sección 1-8. De aquí en adelante se omitirá el adjetivo bivalente del álgebra de Boole en las discusiones subsiguientes. 2-3 TEOREMAS ASICOS PROPIEDADES B Y DELALGEBRA OOLEANA B Duaidad l Los postulados Huntingtonhan sido listadosen paresy repartidos de en parte (a) y parte (b). Una parte puede obtenersede otra si los operadores binarios y los elementos de identidad son intercambiables.Este principio importante del álgebra de Boole se llama el princípio de dualídad. Este último establece que las expresionesalgebraicasdeducidas de los postulados del álgebra de Boole permanecenválidos si se intercambian y los operadores elementosde identidad. En el álgebrade Boole bivalente, los elementosde identidad y los elementosdel conjunto B son los mismos: 1y 0. EI principio de dualidad tiene muchasaplicaciones. se desea Si una expresiónalgebraicadual, se intercambia simplementelos operadores OR y AND y se remplazaunos por cerosy cerospor unos. Teoremas básicos En la Tabla 2-1 se listan los seis teoremasdel álgebra de Boole y cuatro de sus postulados.La notación se simplifica omitiendo el toda vez que no cause confusión. Los teoremasy postuladoslistados son las relaciones más básicasen el álgebrade Boole. Se advierte al lector que debe familiarizarse con ellas tan pronto como pueda. Tanto los teoremascomo los postulados se listan en paresy cada relación es dual con la que está apareada. Los postuladosson axiomas básicos de la extructura algebraicay no necesitan prueba. Los teoremas deben probarsea partir de los postulados. Las pruebas de los teoremas con una variable se presentan a continua- ción. En la parte derecha se lista el número del postulado que justifica l cada paso de la prueba.

Tabla 2-l Postulados y teoremas del álgebra de Boole Postulado2 (a)x*0=x ( b )x ' l : x Postulado5 (a)x+x':l (b) x'x' = 0 Teorema I (a)x4'x:x (b)x.x = x Teorema 2 (a)x+l:l (b)x'0:0 Teorema3, involución (x')' : x Postulado3, conmutativo(a) x * y : y * x (b) xy : yx Teorema4, asociativo (a) x + (y + z): (x + y)+ z (b) x(yz): (xy)z Postulado4, distributivo (a) x(y i z¡:' xy i xz (b)x+yz:(x+y)(x+z) Teorema 5, DeMorgan (a) (x + y), : xiy, , Teorema 6, absorción O) (rv)' = x' * /' (a) x + A : x (b) x(r + y): x TEOREMA l(a): ¡ * x: x. x+x:(x*x).1 del postulado:2(b) : (x + x)(-r * x,) 5(a) :x*xx, 4(b) :x*0 -x 5(b) 2(a) TEOREMA l(b): ¡. r: .,r. x-x:xx*0 del postulado:2(a) :xx+xx' 50) : x(x * x') 4{a) : x. l 5(a) :x 20) -Nóteseque el teorema1(b) es el dual del teorema1(a) y que cada pa_ so de la prueba en parre (b) es el dual de la parte a;J.-¿;\"lq;ier teoreiia dual puede derivarsesimilarmente de la prueba de u.r'pur-.ár.\"rpondiente. TEOREMA 2(a\\: x + 1: 1. x*l:l'(-r+l) del postulado:2(b) : (x + x')(x + l) 5(a) :x*x'.1 (b) : x'* x' 2(b) :l 5(a) TEOREMA 2(b): ¡.0: 0 por dualidad. TEOREMA 3. (Í )' : x.. Del postulado5, se tiene ¡ :0, io cual define el complementó r. I x, : I y x. x, de Er c'omplu-\"\"tá áu ,, ., , y también (¡')\" Así comoel complemento único t*at\"-\"r es que (r,),: x. \". 42

s E c .2 - 3 T E O R E M A S A S I C O S P R O P I E D A D ED E L A L G E B R AB O O L E A N A 43 B Y S Los teoremas que comprenden dos o tres variables pueden ser probados algebraicamenté los postuladosy de los teoremasya probados.Tómese de por ejemplo el teorema de absorción. TEOREMA 6(a): ¡ i xY: x. x * xy : x' I I xY del Postulado2(b) : x(l * y) del Postulado4(a) : x(Y + l) del Postulado3(a) : x. I del teorema2(a) - x del postulado 2(b) TEOREMA 6(b): ¡(¡ *l') ::r por dualidad' Los teoremas del álgebra de Boole pueden demostrarsepor medio de las tablas de verdad. En estas tablas, ambos lados de la relación se com- prueban para arrojar resultados idénticos para todas las combinaciones posibles áe los variables integrantes. La siguiente tabla de verdad verifi- ca el primer teorema de absorción. xy x+ xy 0 0 0 0 I 0 I 0 0 I I I Las pruebas algebraicas de la ley asociativa y del teorema de De Morgan son largas y no se dará una prueba de ellas. Sin embargo, su validez es fácilmente demostrable mediánte las tablas de verdad. Por ejemplo, la tabla de verdad para el p r i m e r t e o r e m a d e D e M o r g a n ( r * J ) ' : ¡ ' y ' s e muestra a continuación: x+y (x + v)' x'y I I 0 0 0 0 0 0 P r i o r i d a dd e l o P e r a d o r La prioridad del operadorpara la evaluaciónde las expresiones Boole es de (1) él paréntesis,(l) NoT, (3) AND y (4) OR. En otras palabraslas expresiones déntro de un paréntesis deben ser evalUadasantes de otras operaciones. La siguiente óperaciónen orden prioritario es el complemento,luego sigue la AÑn y finálmente la OR. Como ejemplo, considérese tabla de la u\".dud del teorema de De Morgan. El lado izquierdo de la expresión es

44 A L G E B R A E B O O L EY C O M P U E R T A S O G I C A S D L CAP. 2 (r-1--r )'. Así, la expresión dentro del paréntesis es evaluada primero y luego se complementa el resultado. El lado derecho de Ia expresión es ¡'-r''. Por tanto. el complemento de r y el complemento de ¡ se evalúan primero y el resultado se somete a una operación AND. Nótese que en la aritmética se tiene en cuenta la misma prioridad (excepto para ei complemento) cuando la multiplicación y la suma se remplazan por AND y OR respectivamente. Diagrama de Venn Una figura útil que puede ser usada para visualizar las relaciones entre las variables del álgebra de Boole es el diagrama de Venn. Este diagrama consiste en un rectángulo tal como el que se muestra en la Figura 2-1, en el cual se dibujan círculos traslapados para cada una de Ias variables. Cada círculo es designado por una variable. Se asignan todos los puntos dentro del círculo como pertenecientes a dichas variables y todos ios puntos por fuera del círculo como no pertenecientes a Ia variable. .Tóme- se por ejemplo el círculo designado r. Si estamos dentro del círculo, se dice que ¡:1 y cuando estamos fuera de él se dice que r:0. Ahora bien, con dos círculos traslapados se forman cuatro áreas distintas dentro del r e c t á n g u l o : e l á r e a q u e n o p e r t e n e c en i a ¡ n i a y ( x ' y ' ) , e l á r e a d e n t r o d e l círculo y pero por fuera de r (r',r'), el área dentro del círculo y pero por fuera de -v (rJ') y el área dentro de ambos círculos (ry). Los diagramas de Venn se usan para demostrar los postulados del álgebra de Boole y para demostrar la validez de los teoremas. La Figura 2-2, por ejemplo, muestra que el área que pertenece a :r1' está dentro del círculo r y por tanto ¡*¡-r':.r. La Figura 2-3 ilustra la ley distributiva r (y + zl: xy f rz. En este diagrama se tienen tres círculos traslapados para cada una de las variables-r, J'y z. Es posible distinguir ocho áreas diferentes en el diagrama de Venn de tres variables. Para este ejemplo en particular, se demuestra la le¡' distributiva al notar que el área de Figura 2-1 Diagrama de Venn de dos variables Figura 2-2 liustración del diagrama de Venn x: ry + r

.r r--->l'--\\ .\\ I f f a \\ t+\\ 1 l:, :li;tl I \\#\\./ \\FZ\\{ \\\\l _/- .¡ (.r' ¡) Figura2-3IlustracióndeldiagramadeVennparalaleydistributiva intersección entre el círculo f con el área que contiene y ó 2 es la misma área que pertenece a x)' o rz' 2-4 FUNCIONES OOLEANAS B es una una variablebinaria puedetomar el valor 0 ó 1. una función de Boole formada cán variables binarias, dos operadoresbinarios OR y \".p.ñ¿\" operadorNOT, el paréntesis el signo igual' Para un valor dado de AÑD, el y- -Consid¿resé .ruri\"út\"r,'la función p-t\"á\"'t\"t 0 ó 1. por ejemplo la función de Boole: Ft: xvz' Ft:0' L a f u n c i ó nF , e s i g u a la 1 s i r : 1 y y : 1 y z ' : l ; d e o t r a m a n e r a Et e;emplo anterio'r es una función de Boole representada como una ex- por me- p.u.iór, algebraica.Una función de Boole puede ser representada dlo d\" .rná t\"blu de verdad. Para hacerlo se ttecesita una lista de 2\" y column^a combinaciones r.ro, y ceros de las n variables binarias una- de -ártr\"'¿o las combin\"\"ion\", para las cuales la función es igual a 1 ó 0' Como se muestra en la Tabia 2-2 existen ocho posibles combinaciones diferente, para asignar bits en las tres variables. La columna demarcada La Tabla F1 contiene un 0 ó-u.r l para cada uxa de estas combinaciones. -- mlestra que la función i, es igual a 1 solamente cuando x: !, y I i ):0. Para cualquierotra'combilnación F' :0' (Nóteseque la afirmación z' :1 es equivalenie a decir que z : 0.) Considérese siguiente función:la Fz: x * )\"2 x : 1 e n l a sú l t i - F z : l s i ¡ : 1 ó s i ! : 0 , m i e n t a s - e : 1 ' 8 \" l a T a b l a2 - 2 , mas cuatro filas y ít:Ot en las filas 001 y 191'La última combinaciónse para hacer Fr:1. u¡i\"u también páíu-r: i. A\"i, hay cinco óombinaciones io-o tercer ejemplo, considérese función: la Ft: x'Y'z + x'Yz + xY' Fn es lo Esto se muestra en la Tabl a 2-2 con cuatro unos y cuatro ceros. mismo que F3 y se consideraa continuación: 45

Tabla 2-2 Tablas de verdad para F, : ry2,, Fz: x * y,z, Ft: x'y,z * x,yz * A,, ! Fa: ry,+ x,z Fl F2 F3 F4 000 00 00 001 0l ll 010 00 00 0ll 00 100 0l r0l 0l ll0 ll 00 lll 0l 00 cualquier función ^deBoole puede ser representada verdad. El número de filas en la tabla es de 2\" por una tabla de donde n es el número de variables binarias de Ia función. Las combinacio.res pueden obtener fácilmente para cada fila de unos y ceros se de los n,imerosbi.rario. contando desde0 a2\" - 1. para cada fira de la tabra, hay un valor para la función igual a 1 ó 0' se formula ahora la pregun_ta: íHuv e\"f.esio' algebraica única para una función de Boole^ dáa? n\" \"\"upulutrur, ¿Es posibre encontrar dos expresiones \"t.\", algebraicaspara especificarla misma función? L.a respuestapara estas preguntas es sí. De hecho, la manipulación del álgebra de Boole se aprica rirayormenteal proble.n\" J\" éncontrar expre_ siones más simples para ra mlsma función. considéresepor ejernplo la función: Fq: xY'* x'z De la Tabla 2-2 se.encuentra que es idéntica a Fr, ya que ambastie- nen unos y ceros idénticos para cada combinació.t \"n dó'uJor\"s de las tres variables binarias. En general, dos funciones de n variables binarias son iguales si ellas tienen el mi.mo uulo. puru todas ras 2^ combinaciones posiblesde las n variables. una función de Boole puede ser trasformada de una expresión algebraica a.un diagrama lógico óompuestoa\" realización de las cuatro funciónes introducidas oR y NoT. La \"o*p\"\"rt\";lñi;,la anterior en se muestra en la FigurT,2.-4.Los diagramas discusión \"\"n lógicos i\"\"I,tv.., un circuito para cada va.¡iablepresente ,u forma de complemento. (El ll-I:::\"r rnversor no es necesariosi se cuenta con el complementodé la uuri\"bi*) Hay una compuertaAND para cada té¡mino de la y una compuerta oR para combina¡ dos o más términos.-be l;; \"*pr\".io., ;i\"\";;;; ouuio que para completar Fo se requieren menos compuertasy \"i entradas que F3. como $ v Fr son funciones de Boolg igoui;., es más económicollevar a cabo la.forma F, que la fo¡ma Ir. Paü encontrar circuitos más sencillos, se debe conocercómo manipula\"rlas funliones de Boole para-obtenerfuncio- nes iguales pero simplificadas_I,o que constituye la iiejo, fbrma de una expresión de Boole, dependede la áplicación párti\"rrür.' ñ., esta sección se considerael criterio de minimizacibn de \"q.ripo. 46

f (a) Fr - ,xr-¿ (b) F2 . (c) F3 :x'Y'2. +.r'-): ir)' (d) F4 - xr'* 'r'z Figura 2-4 Ejecución de las funciones de Boole con compuertas M a n ip u l a c i ó na l g e b r a i c a cuando una función de :lJn literal es una variable tildada o no tildada. B o o l e s e e j e c u t a c o n c o m p u e r t a s l ó g i c a s , c a d a l i t e r a l realiza d e l a f u n c i ó n o l e t r a con una il.\"\"; entrada u compuertay cada término se- \"\"du literales y el número de tér- compuerta. La minimi zación def ,rúmeó de \";á menos componentes'No es minos dará como ,\" ,rltu¿o un circuito con tie- siempre posible *i\";;i;;; unl¡o, simultáneamente.Por lo regular se nen disponiblesotros.'it\"'io'' Por el momento se limitará el criterio de minimización a la -l\"iÁir\".ión de literales. Posteriormente discuti- se 5. EI número de literales en una función rán otros criterios algebraicas' de Boole puede ser minimizado por medio de manipulaciones \"\"'.i-ó\"pit\"lo 47

I 48 A I - G E B R A E B O O L EY C O M P U E R T A S O G I C A S D L C A P ,2 Desafortunadamente'o hay regras específicasa seguir que garanticen una respuestafinal. El único método disponible es el\"p.ocedimiento,,tra_ tar y acortar\" usando.los.posturados,loi teoremas básicosy cualesquier otros métodos de manipulación que se hagan familiaies- con er uso. Los siguientesejemplosilustran este irocedimiénto. EJEMPI O 2-_t; Simplifiquesela siguiente función de Boole al mínimo número de literáles. l. x * x'y : (x + x,)(x * y) : I . (x + y) : x * y 2. x(x' * y): xx' * ry:0 '- xy : xy 3. x'y'z + x'yz * xy' : x,z(y,+ y) + ry' : x,z * ry, 4. xy * x'z * yz= xy * x,z * yz(x I x,) : xy + x'z * xyz * x,yz : xy(l * z) + x,z(l + y) - xy * x'z 5. (x + y)(x, + z)(y + z): (x + y)(x,* z) por dualidad de la función 4. Las funciones I y 2 son duales entre sí y usan expresiones duales en Ios pasoscoirespondientes. función B muestra la La igualdad de las funciones Fe y Fn tratadas anteriormente. La cuarta dem\"uestia qu. un aumento en el número de lite¡ales, algunas veces,produce ,rr\" final más simple. La función b no se hittimiza iii\"\"t\"-*i\" \"\"p=r\"rión o\".Jo\"\"de deducirse de la dual de los pasosusadospara deducir la función 4. C o m p l e m e n t od e u n a f u n c i ó n El complementode la función F es .t\" y se obtiene del intercambio de ceros a unos y un.s a ceros en el valor de F. El complemento puede derivarse algehraicamente de una función del teorema de be Morgan. Este par de teoremasestán listados en la Tabla 2-1 para dos variablés. Los teóremas de De-Morgan pueden extendersea tres o más variables. La forma de tres variablbs del primer teorema de De Morgan se deriva a continuación. Los postuladosy los teoremasson aquellos liÁtados en ta fabü z_f. (A+B+C)':(A+X)' hágase B+ C: X : A,X, del teorema5(a) (De Morgan) = A' .(B + C)' sustitúyaseB+ C: X : A, . (8,C,) del teorema5(a) (De Morgan) = A'B'C' del teorema4(b) (asociativo) Los teoremas de De- Morgan para cualquier número de variables se pare- cen al caso de las dos.variabiesy pu\"d\"rr,a.ri*i.\" por Justitucionessu- cesivas similares al método usadó én la dórivaci¿n tiecha anteriormente. Estos teo¡emas pueden generalizarsede la siguiente ;;;;\",

\\ sEc.2-5 F O E M A SC A N O N I C A N O R M A L I Z A D A 4 9 Y (A+B +C+ D+''' +F)':A'B'C'D'-\".F' (ABCD''' F)' : A' + B' + C' + D' + \"' +F' La forma generalizada del teorema de De Morgan expresa que el comp_le- AND y OR mento de una función se obtiene intercambiandolos operadores y complementando cada literal. EJDMPLO 2-2: Encuéntrese el complemento de las funciones F1 : x'yz' + x'y'z Y Fz: x(y'z' *yz\\' Aplicandoel teoremade De Morgan tantas veces como sea necesariose obtienen los complementosde la siguientemanera: Fi : (x'yz' * x'y'z)' : (x'yz')'(x'y'r)' : (x + y' + z)(x + y + z') Fi:lx(y'z'+ y z ) ) ' = x ' + ( y ' t ' + y z ) ': x ' + ( y ' z ' ) ' ' ( y z ) ' = x' + (y + z)(Y' + z') Un procedimiento más sencillo para derivar el complemento de una función es tomando el dual, de una función y complementando cada literal. Este método se deduce del teorema de De Morgan generalizado.Se debe recordar que el dual de cada función se obtiene intercambiandolos operadores AND y OR y los unos y ceros. EJEMPL,2.S..EncontrarelcomplementodelafunciónF1 y Fz del Ejemplo 2-2 tomando los d¡*ales y complementando cada literal. I Ft: x'Yz'+x'Y'2. El dual de F, es (x' * Y * z')(x' * Y' I z). Complemeniando cada literal: (¡ *y' * z)(x *y * z'): FI' 2. Fz: x(Y'z'+Yz). E l d u a l d e F 2 e sx + ( Y ' * z ' ) ( Y * z ) . Complemenlando cadaliteral: r' + (y ¡ z)(l' t z') : Fí' 2.5 F O R M A SC A N O N l C A Y NORMALIZADA Términosmínimos y términos máximos una variable binaria puede aparecer en su forma normal (¡) o en Ia forma de complemento(r'). considéreseahora dos variablesbinarias f y y com- binadas con la operación AND; como cada variable puede aparecerde cualquier forma, habiá cuatro combinaciones posiblestx'y-', !'1, xl'y ry' Cada úno de estos cuatro términos AND representan una de las diferentes áreas áui¿i\"gt\"-a de Venn de la Figura 2-{ y se llaman términos mínimos (min' term) áe un producto normalizado. De igual manera, se _puedencambiar n l,\"riubl\". para formar 2\" términos mínimos. Los 2\" diferentes térrni- nos mínimos pueden determinarse por un método similar al mostrado en

Tabla 2-3 Términos mínimos y máximos para tres variables binarias Términosmínimos Términosmáximos x Y z Término Designación Término Designación 00 0 x'y'z' mo x+y+z Mo 00 I ml x+y+z' Ml 0l 0 x'yz' m2 x+y'+z M2 0l I l7l3 x+y'+z' M3 l0 0 xy'z' m, x'+y+z M4 l0 I m5 x'+y+z' Ms ll 0 m6 x'+y'+z M6 ll I xyz tlt7 x'+y'+z M1 la Tabla 2-3 para tres variables.Los númerosbinariosde 0 a z^ -r se listan bajo las n variables.cada término mínimo seo¡iiene áL un termino AND de n variablescon cada variable tildada, si el bit correspondiente nú_ al mero binario es 0 y si no está tirdada a l. un símbolopára cada término mínimo se ilustra en la tabla en la fbrma de m¡, dondej denota,el equiva_ Iente decimal del número binario der término ií.ri.rro correspondiente. De manera similar, las n va¡iables formandoun término oR, con variable tildada o no tildada, darán 2\" combinaciones cada posibles llamadas términos máximos (maxterms) de las sumasnormalizados. Los ocho tér_ minos máximos de las tres_variables, conjuntamente con la simbología -i¿.-irros asignada, se listan en ra Tabla 2-3. cuálesquie. i\" para n variables pueden determinarsede manera similar. cada término máximo se obtiene de un término oR de n variabres ,r\"iia¡le no tirdada si .el.correspondiente es 0 y tildada .i ;; \"o., üIi\". ;;\" cada término bit i¡- \"uáu máximo es el complementode su cor¡espondiente términá mínimo y viceversa. una función de -Boole puede ser expresadaargebraicamente partir de una tabla de verdad dada, confoi-u\"ao a un t¿.iii.ro mír,imo por cada combinación de las variables qu. proá.r\"en -Fo. un 1 en la función para luego obtener la oR de todos ros términb.. ejemplo, l, rrrrr\"lár,en la Tabla 2-4 se determina expresandolas combinaciones 00r\", 100, lrJ. comox,y,z, xy'z',y r y- z respectivamente. como cada uno ¿\" resultaen /, : 1, se tiene: mínimos \".t*?rrninos ft: x'y'z * xy'z'* ryz : m, * mo* m, De manera similar, se puede fácilmente verificar que: . f z : x ' y z* x y ' z* r y 2 , * x y z : m r * m , i mui m, 'Algunos textos definen un término máximo (maxterms) como un término oR de n variables con cada variable no tildada si el bit es I y tildada si es 0. La definición adoptada en -run\"lon., este libroes preferible ya que lleva a conve¡sionesmás no¡mal\". u.ri.\" iu. tipo tér- mino máximo y término minimo. 50

Tabla 2-4 Funciones de tres variables xy z Funciónft Función/2 0 0 0' 0 0 00 t I 0 010. 0 0 0l I 0 I 100 I 0 i 101 0 I I l0 0 I lll I I Estos ejemplos demuestran una propiedad importante del álgebra de Boole. óuaiquie. función de Boole puede ser expresadacomo una suma de términos mínimos (por \"suma\" se quiere decir la suma oR de los tér- minos). Cánsidérese ahora el complementode una función de Boole. Este puede Ieersede una tabla de ueidad formando un término mínimo por cada combinaciónque produce un cero y luego haciendo la función OR de esos términos. El complementode /r se lee así: 'l .fí: *'Y'z' I x'Yz' * x'Yz * xY'z ryz' Si se obtiene el complementode /i se obtiene la función /t: * y * z')(x' 1-y' * z) ft: (x * y * z)(x + y' + z)(x + y' + z')(x' : Mo'Mr'Mt'Ms'Mu De igual manera, es posible leer Ia expresión/2 de la tabla: + + z) f z : G * y * z ) ( x + y + z ' ) ( x* Y ' * z ) \\ x ' Y : MoMlM2Ma Estos ejemplos demuestran una segunda propiedad importante del álge- bra de Boole: cualquier función de Boole puede expresarse como un producto de términqs máximos (por \"producto\" se implica el producto AND de los términos). El procedimiento para obtener el producto de términos máximos directamente de una tabla de verdad se logra de la siguiente manera: fórmese un término máximo para cada combinación de variables que produzcanun 0 en la función y luegoforme la función AND de todos los términos máximos. A las funciones de Boole expresadas como una suma de términos mínimos o producto de términos máximos se les dice que están en forma canónica. S u m a d e t é r m i n o sm i n i m o s Se había dicho antes que para n variables binarias, se pueden-obtener 2' términos mínimos diferentes y que cualquier función de Boole puede 5l

52 A L G E B R AD E B O O L EY C O M P U E R T A S O G I C A S L CAP,2 expresarsecomo una suma de términos mínimos. Los términos mínimos cuya suma define la función de Boole son aquellosque dan el 1 de la fun- ción en una tabla de verdad. como la función prruá\" ser 1 ó 0 para cada térm^ino-mínimoy -ya que hay 2\" términos mínimos, se pueden carcular las funciones posiblesque puéden formarse con n variabrés it. ¡r_ gunas veces es convenienteexpresar la función de Boole \"\"-o en Ia forma d.e suma de términos mínimos. si no está en esta forma, se puede Ilegar a ella expandiendo primero.la expresióna una suma de términos AND. Luego se inspeccionacada término pára uer si contiene t\"d\". i; variables. Si le hace falta una o más variabreé, aplica la función Áñt;;\" se una expresión tal como x I x', donde r sea una de las variables fartantes. El siguiente ejemplo aclara este procedimiento. EJEMPLO .2-4: Expresa¡ la función de Boole F : A + B, C como suma de términos mínimos. La función tiene tres variables: A, B y c. como el primer término A no tiene las otras dos va¡iables por tanto: A : A(B + B'): AB + AB, Como la expresión carece de una variable: A:AB(C+C,)+AB,(C+C,) = ABC + ABC' + AB'C + AB,C, El segundotérmino B'c carecetambién de una variable: B'C : B'C(A + A'): AB,C + A'B,C Combinando todos los términos se obtendrá: F: A + B,C : ABC + ABC' + AB'C + AB'C' + AB'C + A'B'C Pero como AB'c aparecedos veces,y de acuerdo al teorema 1 (¡*¡: ¡), es posible quitar uno de óllos. Rearreglando tér- los minos en orden ascendente obtendrá finalmentei se F: A,B,C+ AB,C,+ AB,C + ABC,+ ABC m t + m 4 + m s+ m u * m , Es conveniente algunas veces, expresar la función de Boole cuando está compuestade una suma de términos mínimos por medio de ra siguiente forma simplificada: F ( A ,B , C ) : ) ( 1 , 4 , 5 , 6 , 7 ) El símbolo de sumatoria I implica los términos a los cuales se les lplica la función OR. Los térm-iios entre paréntesisson los términos míni-

s E c .2 - 5 FORMAS CANONICAY NORMALIZADA 53 mos de la función. Las letras entre paréntesisa continuación de la F forman la lista de las variablesen el orden tomado cuando el término mínimo se convierteen un término AND. Productode términos máx¡mos Cada una de las 22' funciones de n variables binarias pueden expresarse como un producto de términos máximos. Para expresar las funciones de Boole comb un producto de términos máximos se debeprimero llevar a una forma de términos OR. Esto puede lograrse usando la ley distributiva ¡ * yz-- (x*y)(¡ *z) y si hay una variabler faltante en cada término OR se le aplicarrí la función OR conjuntamente con ff'. Este procedimientose clarifica por medio del siguiente ejemplo: EJEMPLO 2-5: Expresar la función de Boole F:xy*x'z como un producto en la forma de términos máximos. Primero con- viértase la función a términos oR usando la ley distributiva: F: xl I x'z : (xy + x')(xy + z) : (x * x')(y + x')(x + z)(y + z) - (x' t yXx + z)(Y + z) La función tiene tres variables:x, y y z. A cada término oR le hace falta una variable, Por tanto: x' + y : x' + y * zz' : (x' * y * z)(x' I Y * z') x + z : x * z * yy' : (x I y -l z)(i + y' + z) y + z : y + z * xx' : (x 4 Y + z)(x' + Y + z) Combinando todos los términos y quitando aquellos que aparez- can más de una vez se obtendrá finalmente: F : (x * y * z)(x + y' + zl(x' -r y * zl(x' * y + z'\\ : MoMzMqMs una forma convenientede expresaresta función es de la siguiente manera: F(x,y,z): fI(0,2,4,5) El símbolo de producto II denota la aplicación de la función AND a los términos máximos. Los números teptesetttanlos términos máximos de la función. Conversión entre las formas canónicas El complementode una función expresadacomo la suma de términos mí- nimos es igual a la suma de los términos mínimos faltantes de la función orllinat. E\"stoúltimo es debido a que la función original es expresadapor

A L G E B R A E E O O L EY C O M P U E R T A S O G I C A S D L CAP. 2 aquellos términos mínimos que hacen la función igual a r mientras que un complementoes ul 1 para aquellostérminos mínimos en que Ia función es un 0. Como ejemplo considérése función: la F ( A ,B , C ) : X l , 4 , 5 , 6 , 7 ) Esta función tiene un complernentoque puede expresarse así: t F'(A, B, C) : )(0, 2,3) : mn * m, * m, Ahora si se obtiene el complementode F' por el teorema de De Morgan obtendremos una F de manéra diferente: F : (mo I m, * mt)' : m[. mL. m\\: MoMzM3: fI(0, 2, 3) I La última definición se de¡iva de la definición de los términos mínimos y términos máximos que fig'ran en la Tabra 2-3. De i\" t\"¡tu, .ú;; qr; es válida la siguienterelación: \". I I ^j: M¡ Esto es, el término máximo con suscrito j es un complemento de un tér- t mino mínimo con el mismo suscritoj y vióeversa. I I , El último ejemplo demuestra Ia óonversiónent¡e una función expresada como una suma de términos mínimos a su equivalente to de términos máximos. conun. arg'umentosimilar se como produc- mostrará que la I conversiónentre el producto de términos máximos y i minos mínimos es similar. Se estableceahora ü **\" de los tér_ pro\"\"¿imiento de con- versión general. Para hacer la conversión de \"\" rir-\" i lanónica a otra, intercámbieselos símboros \"\"u I v II y lístese que fal_ tan en la forma original. Comñotro ejemplo,la función: \"qu\"iiá.-ntmeros F(*,y,2): II(0,2,4,5) se.expresa como producto de la forma de términos máximos. su conver_ sión a la suma de términos mínimos será: F(r,y,z): )(1,3,6,7) Nótese que para poder encontrar los términos faltantes, se debe tener en cuenta que el número total de términos mínimos y tr;;i;o. 2n en donde n es el número variable binario en la -función. máximos es Formas normalizadas Las dos formas del álgebra de Boole son formas básicas que se obtienen al leer la función de la tabla de verdad. n.tu. io.-u. ,,iuj ,uru-ente son las que tienen el menor número de literales d\"tú;-\"-i; cada término mínimo o término máximo, debe contener por definiciónl Ldos las variables complementadas no. o otra forma de expresar ras funciones de Boole es la forma normariza- do. En esta configuraiión, los términos que forman la función deben con_

I LOGICAS 55 OTRAS OPERACIONES s E C .2 - 6 Hay dos tipos de formas tener uno, dos o cualquier número de literales' ,roitnufir\"¿as: la suma de productosy el producto de sumas' que contiene térmi- La suma de prod,ucto's una expresión de Boole es o más literales cada uno' La nos AND llamados t¿rÁi\"ot producto.de uno sun-¿a denota la apti\"áciá\" ¿\"'ru función oR de estostérminos. un ejemplo productos es: á. tr.tu función eipresada en suma de Ft: !' * xy * x'Yz' uno' dos y tres literales Esta expresión tiene tres términos producto de ;J; respectivamente'Su suma es en efecto una operación oR' r\"^;, p r o d u c t o d . e s u m a s e s u n a e x p r e s i ó n d e B o o l e q u e c o n t i e nnú-é r m i - Jn et puede tener cualquier nos OR, llamados tirÁ¡'iát i\"io. Cada término mero de literales. ,Át ;;;á;;;; áenota la aplicació1 de 11 función AND a ttt-inos. Un de una expresión en producto de sumas es: \".to* \"j.-pto Fz: x(Y'+ z)(x'* Y * z'* w) y cuatro literales cada La expresióntiene tres términos suma de uno, dos uno. El producto El uso de las palabrasproducto y \"r'\"ü \"pltación-AND. AND y el p-roducto sutna se estableced;id\" ; la simi¡t,ud de la operación OR con la suma áiitÁ¿t]\"\" (multipl'iácián) y la similitud de lá operación aritmética (adición). UnafuncióndeBoolepuedeSerexpresadaenunaformanonormali- zada.Por ejemPlola función: F 3 : ( A B + c D ) ( , q ' n '+ c ' D ' ) cambiarse a una no es ni surna de productos ni producto de sumas' Puede forma normalizadr';;;á; la ley distributiva para quitar el parentesis: Ft: A'B'CD + ABC'D' 2-6 OTRAS OPERACIONES OGICAS L cuando los operadores binarios AND y oR se colocan entre las dos variables y !+y'respectivamente' t y y, ellas iorman las funcionesde Poole x'y é.'\"\".iubt..ió previarnente que hay 22' funciones de n variables binarias' para dos variables,'i-Z númeio de funcionesde Boole posiblese-s^16' p.ri\"\"t\" las funciones AND \"l' y OR son solamente dos del total de las 16 fun- ;ilr\";; posibles for-udu. do, variables primarias. Sería muy instruc- \"o., 14 funciones e investigar sus,propiedades' tivo encontrar las otras Las tablas d\" ;; i;t- i6 f,r.t\"iott\"s\"formadásóon dos variables \";;á;d binarias x y !,.\" ri.f\"\" la Tabla 2-5. En esta tabla, cada una de las 16 po- \"\" columnas Fo a F,r-i\"prr..\"tan una tabla de verdad de una función las funcionesse de- sible para las dos u\"rüb1\"\" dadas x y y'Nótese.que que pueden ser asig- terminan a partir d; l;. 16 combinaóiott\". binarias, símbolooperador' nadas a F. Algunas de las funcionesse muestran con un pói ej\"-plo, F, .upr*enta la tabla de verdad para una AND y Ft represen-

I Tabla 2-5 Tablas de verdad para las 16 funciones de dos variables binarias Y v Fo Ft F2 F3 F4 F5 F6 F7 Fs Fs Fto F,, F,z F,¡ Ft. F,, 00 0 0 0 0 0 0 0 0 I I I I I I 0l 0 0 0 0 I I t I I I 0 0 0 0 I l0 0 0 I I I I I 0 0 I I 0 0 I I ll 0 I 0 0 I I 0 I 0 I 0 I 0 I 0 I 0 I 0 I Símbolo operador o + ú c f I ta la tabla de verdad para la oR. Los símbolos operadorespara estas fun_ cionesson (.) y (*) iespectiva-\".ri* Las 16 funciones lisiadas Luu.de verdad pueden ser expresadas algebraicamente.pormedio \"*u expresio.ru. de a\"- go;lJ]'n.to se puede ver en la primera columna ae la rabiá 2-6. Las expresiones Boole de tadas están simplificada. lis_ -i\"iÁJ\".r?,...o de rite¡ares. \"t Aunque cada función puede .\", res de Boole AND, oR v ñot, en t¿rminou de ros operado- \"rp\"\".\"dapara operadores especiales para expresa¡ no poder asignar símboros \";-itü;;\"ón otras las operadoresse listan funciones. Tales símbolos t\" .\"guiráu ¿\" r\" i\"¡l\"l_0. \"rt \"ol-ürru si., embargo, Tabla 2-G Expresionesde Boole para 16 funciones de dos variables Funcionesde Boole Símbolo Nombre Comentarios operador Fo:0 Nulo Constante Ft=x! binaria 0 x.y AND Fz = xy' ryy x/v Inhibición r pero noy Ft: * Trasferencia x F¿ = x'Y y/, Inhibición y pefo no ¡ Fs: / Trasferencia F6= xy'+ x'y v x@y OR-exclusiva F 1: x I y r óy perono ambas x+y OR Fr: (x + y)' xóy xIv NOR Fg= xy * x'y' No-OR xoy Equivalencia* Frc: /' r igual ay v' Complemento Noy Ftt=x1y, x Cl Implicación Siy entonces.r F,, : ,, x' Complemento No¡ Fn:x'*y x)l Implicación Si r entoncesy Ftq: (ry)' xlv NAND No-AND 4s=l Identidad Constante binaria 1 *Equiualenciaesconocidatambiéncomoigualdad,Ñ. 56

LOGICAS 57 OTRAS OPERACIONES sEc.2-6 oR- todos los símbolos nuevosimostrados, con excepción d9J símbolo de la por parte de los.diseñadores digitales' exclusiva O, no.ott á. uso común su correspon- Cada una de las funcionesen la Tabla 2-6 se lista con diente nombre V .ot\"\"\"l\"tio que explica su función de forma simple. Las io n listadas pueden subdividirse en tres categoias: \"\"io\"\"s 1. Dos funcionesque producen una constante0 ó 1' 2. Cuatro funciones con operaciones unarias de complementoy trasferencia. 3. Diez funciones con operadoresbinarios que definen ocho operaciones diferentesAND, ÓR, NINO, NOR, OR-exclusiva,equivalencia, inhibición e imPlicación. cualquier función puede ser igual a una constante,pero una función pro- binaria püede ser igual solamente a-1 ó 0. La función complemento 'complemenio á\".\" de cada una de las variables. A Ia función que es y.a rg\";l \"f lá váriable de entrada se le ha dado el nombre de trasferencia ; d\"\" t\" variable x ó y es trasferida_ través de compuertas que forman- la a flnción sin cambiar su valor. De los ocho operadores binarios, dos (inhi- trición e implicación) son usadospor los logistas,perofnuyfara vez se usan en lógica dL computadores.Los óperadoresAND y OR se-han mencionado conjuirtamente con el álgebra de Boole. Las otras cuatro funciones se usan mucho en el diseño de sistemas digitales. La función NOR es el complemento de la función oR y su nornbre es una contracción de not-OR. De manera similar, NAND es el complemento de AND y es una contracción de noü-AND. La OR-exclusiva, abreviado yy XOR ó EbR es similar al OR pero excluye la combinaciónde ambos x igo\"l u 1. La equivalencia es una función que es l,cuando las dos variables .;;ig\"\"I.., es'decir, cuando ambas son cero o ambas son 1. La OR-exclu- ;i;;; la ¡\"nción de equivalencia son complelrentarias entre sí. Esto puede ser v-erificadofácilmente al inspeccionar ia Tabla 2-5. La tabla de verdad pá.u tu OR-exclusiva es Fo y paf la equivalencia-es Fn y estas dos fun- iio.r\", se complementan Por está razón la función de equivalencia se -- \"ti.ó \"i. llama a menudo NoR-exclusiva, es decir oR-exclusiva NOT. ñiárg\"bra de Boole tal como se ha definido en la Sección2-2, tiene dos operadore-s binarios que nosotros hemos llamado AND y OR y el operador unario NOT (complemento). De las definiciones, se ha deducido un número de propiedades dó estos operadoresy se han definido ahora otros op€ra- dores binarios en términos de los primeros. No hay nada especi\"l -u:T..\" d.t ( este procedimiento. se hubiera podido comenzar con el operador NOK i )' por ejemplo, para posteriormentl definir AND, OR y NOT en términos del iti-üto.'Nó ob.t\"trt\", estas son buenas razones para introducir el álgebra y \"lo-t\" de BOOIede la fOrma que se ha hecho. LOs Conceptos\"a.nd\", \"or\" son familiares y la genie los usa día a día para expres_arideas lógicalr 49\"- ;Á, lo. postuiadosie Huntington reflejan la naturaleza doble del álgebra haciendo-énfasisen la simetría de * Y ' entre sí'

2-7 C O M P U E R T A SL O G I C A S D I G I T A L E S como las funcionesde Boole se expresanen términos de operaciones AND, oR y Nor, es más fácil llevar a cabo una función de Boole con esre tipó de compuertas.La posibilidad de construir compuertaspara las otras operaciones lógicas es de interés práctico. Los factoresque van a ser valori- zados cuando se considera la construcción de otros iipos de compuertas Iógicas son (1) la factibilidad y economíade producir la compuerra con compuertasfísicas, (2) la posibilidad de expandir Ia compuerta a más de dos entradas, (3) las propiedades básicas del operadorbinario tales como conmutatividad y asociatividad y (a) la habilidad de la compuerra para Ilevar a cabo las funcionesde Boole por sí solaso conjuntamentecon otras. De las 16 funciones definidas en la Tabra 2-6, dos son iguales a una constante y las otras cuatro se repiten dos veces.euedan solamentediez funciones para ser consideradascomo candidatas pu.u lógi- cas. Dos de ellas, la inhibición e implicación no son conmutativaso a*- \"o.rrp.rertas ciativas y por tanto imprácticas de usar como compuertaslógicas normalizadas;Las ot¡as ocho:complemento, trasferencia,AñD, OR, ñAND, NOR, oR-exclusiva y- equivalenciase usan como compuertasnormalizadár p\"rá el diseño digital. Los símbolos gráficos y las tablas de verdad de las ocho compuertas se muestran en la Figura 2-5. Cada compuerta tiene una o dos entradas variables designadascomo r y y y una variable de salida binaria designada como F. Los circuitos AND, oR e inversorfueron definidosen la Figü- ra 1-6. El circuito inversor invierte el sentido lógico de una variable binaiia y producela función NoT o complemento.El círculo pequeño la salida del a símbolo gráfico de un inversor implica un complemuntotagi\"o. El símbolo triángulo designa para sí solo un circuito sepárador(buffér). un circuito separador produce la función de trasferenoa pero no produce ninguna operaciónlógica particular ya que el valor binario de la salida es iguál al valor binario de la entrada. Este circuito se usa solamentepara amplifi- cación Ce señal de potencia y es equivalentea dos inversoresconectatlos en cascada. La función NAND es el complemento la función AND tal comose inde dica por el símbolo gráfico que cons.iste un símbolo gráfico AND seguido en de un pequeño círculo. La función NoR es el complem\"ito d\" la funciói oR y ylq un símbolo gráfico oR seguidode un pequeñocírculo. Las compuertas NAND y NoR se usan mucho como compueriaslógicas normalizadasy de hecho son más popularesgy9_!ascomp.,eria. AND toR. Ello se debe a que las compuertasNAND y NoR puedenconstruirsefácilmente con transistores y ademásporque las funciones de Boole pueden llevarse a cabo fácilmen- te con ellas. La compuerta oR-exclusiva tiene un símbolo gráfico similar al de la compuerta oR excepto por una línea curva adicional del lado de la entrada. La equivalenciao compuerta NoR-exclusiva es el complementode la oR- exclusiva de la manera como indica un pequeñocírculo áel lado de la salida del símbolo gráfico. 58

Nombre Símbolo Función Tabla de gráfico algebraica verdad x-----ñ 00 0 AND | )-F F:x./ 0l 0 v -------l-/ l0 0 ll I 0 OR i--1-\\ ' F:x*v '| 0 I 'l F .Inversor \" ->- F F:x', 0lt ll0 Separador ' --)-. F:x x-----ñ. NAND I F_-F F:(xy)' )'-----l-/ ¡ =-ñ. 00 I NOR I >--F F:(x+y)' 0l 0 , -----1-/ l0 0 ll 0 x --\\1]- F: ry' I x'/ 00 0 oR-exclusiv¿ F 0l I (xoR) v-+l-/ :x@Y l0 I ll 0 ri x NoR-exclusiva F : ry + x'y' o Jf\\_. ' :xoy y---lLJ- equivalencia Figura 2-5 Compuertas lógicas digitales 59

60 A L G E B R AO E B O O L EY C O M P U E R T A SO G I C A S L CAP.2 E x p a n s i ó na e n t r a d a s m ú l t i p l e s Las compuertasmostradas. la Figura 2-b a excepcióndel inversor en -una y el sepa-radorpueden expandirse más de dos entradas. -binaria \" puede expandirsea múltiples entradas si la operaci¿n \"o-puárü que repre_ senta es conmutativa y asociativa.Las operaciones AND y oR dehnidasen el álgebra de Boole tienen estas dos própiedades. pa¡a ia función oR se tiene: **y:y+x conmutativo y (x + y) * z: , + (y * z): x * y * z asociativo lo cual.indi_cgque las compuertasde entrada puedenintercambiarsey que la función OR puedeextenderse tres o más variables. a Las funcionesNAND y NoR son conmutativasy sus compuertaspue- den expandirse para más de dos entradas si se tiene en cuenta que la ope- ración se modifica un poco. La dificultad es que i\".-\"pár\"a\"r\"\" N¡ñií v NOR no son asociativos,es decir, (r t g J l)-* ll;i-;;, como se ve a continuación: (xly)It:f (\" + y), + ,f,: ( x r y ) 2 , : x z ,+ y z , xl}!z):1\" + (y + ,),1,= x,(t * z): x,y r x,z Para vencer esta dificultad, se define u.na compuerta NoR múltiple (ó NAND) comouna oR complementada AND). e\"i, poi J\"rirri\"io'se (ó tiene: xlyl,z:(xty*z)' xlylz : (ry2)' Los..símbolosgráficos.de las compuertas de tres entradas se muestran en la Figura 2-7. Al esc¡ibir operaciones con NoRv NÁño tener en cuenta el co¡recto rso del paréntesis pu.\" i-piitrr se debe \"\"larcada la secuencia adecuadade las compuertas. para demostrar lo anterior considéreseel ci¡- l . rl y ) I r : ( x * , r , ) z , Figura 2-6 Demostración de la no asociatividad del operador NO_O; (xtry)l,z x(y!z) +

I '____ñ. x--ñ I ___- (.r r r, *:) I --{ p- (.r.r'z)' )o_ z ---L_./ z -----l-./ (a) CompuertaNOR de tres entradas (b) CompuertaNAND de tres entradas A B C -- F = |(ABC)' ' (DE)'l' ABC + DE (c) Compuertas NAND en cascada y compuertas NAND Figura 2-7 Compuertas NOR en cascada y de multi-entrada debeescribir- cuito de la Figura 2-7(c).La función de Boole para el circuito SE ASí: : F :I(A B C )'(D E )'f' ABC+ DE Esta mues- La segundaexpresión se obtiene del teorema de De Morgan' tru q.,1 se puede ,\"ilii^, una expresión en suma de productos por medio las compuertas de co*prrertas NAND. Posteriormente se tratará sobre NAND v NOn en las Secciones 3-6,4-7y 4-8' Las compuertasQR-exclusiva y de equivalencia- son ambas conmuta- tivas y asociativ\". y' prr-aen extánderse a más de dos entradas' Sin comunes las compuett\"i OR-\"*clusiva de multientrada no son \"-¡urÉo punt' O\" desde el de-ior ciicuitos. En efecto, aun una función de dos entrad\". ,\" .r..rut*ente con otro tipo de compuertas' Así' \"i.ü -íunciones la definició., a\" \"orr\"i.rry\" debe modificarse cuando se expande a \"\"iu. La función oR-exclusiva es impar, es decir, es igual más de dos variables. impar de unos' La fun- a 1 si las variabler-d\" á\"1.\"¿a tienen un número va- en una función por' es decir' es -igual a 1 si las \"quivalencia \"i¿n-¿\" de entrada tienen un número riables par de ceros' La construcción de F=Yoy@z 0 00 0 0 0l I (a) Usando compuertas de dos entrad¿ 0 l0 I 0 tl 0 --t{-\\. 00 I \" ____# .t ---H-/ >- t' = Y +.1'+ : 0l 0 z l0 0 ll I (b) Una compue¡tade tres entradas (c) Tabla de verdad Figura 2-8 Compuerta OR-exclusiva de tres ent¡adas 6l

A L G E B R AD E E O O L EY C O M P U E R T A SO G I C A S L CAP.2 una función oR-exclusiva de t¡es entradas se muestra en la Figura 2_g. Esto último se realiza normalm\".,Ja-'\"orr\"\"tando en cascada compuertas de dos entradas como se muestra en (a). Cr¿n.urn\".rt., se puede repre_ sentar con una sola compuerta de tres entradas como se irústra Gi . La tabla de verdad en (cj indica q\". ü,\"iiáá F es igual a 1 \"; \"ruru,'uni\" si solamenteuna entracraes igual a 1 o si todas las entrádas son igual a 1, es decir, cuando el número total de unos de las variables de entrada es impar' una ulterior discusión .ob.e el on-\"*r*i;;-i;'\"qrivalencia se verán en la Sección4-9. 2-8 F A M I L I A SD E C I R C U I T O S N T E G R A D O S I L O G I C OD I G I T A L E S El circuito integrado se introdujo en la Sección 1-g, donde se dijo que los circuitos digitales se construíán invariablem\"r,t\"'* dos. Después de haber tratado varias compuertas integra_ \"i.cuitos lógicas digitales en la sección. anterior, se está en posición de presentar las compuertasde cir_ cuitos integradosy de_discuti, ..r. propiedades g\"\"\"*1\"..-' . Las compuertas digitares de .ir\",rito. i\"t\"l.uáo.- r\" clasifican no solamentepor su opu.ación lógica, sino por ra faniiria áe lógicos, específicos la cual pertenecén. cada familia a tiene un \"lr\"rrito, electró_ circuito nico básico propio, médiante el cual se desarrollan ru.rcio.res circuitos y digitales- más complelos,El circuito beri.o en cada puerta NAND ó una NoR. Las compuertas famiria es o una com- elect¡ó.ri\"u. ,r.ád\"s en la cons- trucción de circuitos básicos-seusan para determinar el nombre de la familia lógica. Hav muchas familias ió;ü;d\" circuitos integradosdigitalesque han sido introducidos comercialménte. Aquelras que han alcanzadobuena popularidadse listan a continuación. TTL Lógica de transistores (transistor-transistor logic) ECL Lógica de acoplamiento de emisor (emitter-coupled logic) MOS Semiconductorde óxido de metal (metal-oxide semiconductor) cMos semiconductorde óxido de metal complementario (com- plementary metal_oxide semiconductor) I:L Lógica de inyección integrada (integrated_injection logic) La TTL tiene una lista extensa de funciones mente la familia lógica más popular. La digitales y es común- ECL .; ;.;-\"\";-sistemas que re_ qureren operaciones alta velocidad. de \"r\" Lo. Mós;l;i ur\"r, en cir_ cuitos que requieren alta densidad de componentesy la CMOS se usa para_s-lstemas requierenbajo que consumo de poder- \" El análisis de ros circuitos ere\"t.ár,icos ¡¿Jicos- cada familia rógica en se representaen el Capítulo 13. El lector que está familiarizado con elec_ trónica básica puede róferirse.at capiiut\" it con er fin de familiarizarru con estos circuito. \";;;;;;;;,se limitará Aquí la discu_ \"iici.¿nicos.

s E C .2 - 8 siónalaspropiedadesgenerales'delasdiferentescompuertasencrrcul. ;;:'i\"t\" g;\"dfs disponibles comercialmente' los tran- LOGICO IGITALES 63 F A M I L I A SD E C I R C U I T O SN T E G R A D O S I D l Debido u ru urtu'áJ\"tiá;e con l1 qü. puedatt:\"t -f1b-tl:udos sistores con MOS ; I;il;t;. dg: fuyiliás se usan principalmente^-nllf en las funciones LSL Las ;;;'t; i;milias TTL, BCL v 9y9S se usan com- d. .o.npnertasMSI v. SSI. Las compuertas y \";';; ;;;'ñ;o LSI pequeñode compuer- puertas SSI son uq\"\"ff\"t'q\"e contienen un número de circuito .r, Ia Sección 6-2) en una pastilla tas o flip_flops (preJe-nl\"áu. sSI es el de_circuitosen un componente integrado. El límite'áJ*--.ro por ejemplo' Una n\"ttifl\" q\" t1 tllt'll\"s' número de patillas de la pastilla' una' ya puede alojar solamente cuatro tornptt\"tt\"t de dos entradas cada 3 patiila^sexternas: dos para entradas v una que cada compu\"tti ;;t;tit; patillas restantes para la salida,.p\"; á;;;; totai de 1.2patillas' Las dos potencia a los circuitos' se usan para el 'u-i]litt'o de 2-9' Cada circuito Algunos SSI se muestran eT la Figura \"i,c\"iiot pa*till\" d9 f,a o 16 pati[as' Las patillas se nu- está encapsrrluao cone- \"'i\"\"'iu at la pastilia y se especifican las nteran a lo largo d; bt*¿5; üáát áib\":udas áentro del circuito xiones que pueden hace'se' Lu' \"otp'i\"it* t'o ptt\"d\"tt verseya que en la para i\"r**áti¿\" totut\"tt\"l integrado son at l\" forma ilustrada en la Figura realidad el circuito integrado aparece t-t. por la de- circuitos integrados TTL. se_distinguen_comúnmente numérica t,u designación .e.ie s¿óo v z\"+oo. signación nrr*¿ri.u^i'\"-t'.orrro ra \"o\" int\"g.udo. están numerados de la serie ?400 implica que los \"ir'Ñár fabricant\"ei^ ti\"\"\"\" clrcuitos integrados TTL 7 400,7 40I, Z¿Ozetc.''Ñ*\"\"1 como la serie disponibles iilu'*i\"' ¿t\"ignu\"io\"\"t tuméti\"ut tales \"o,, n*J\"tffi;ra ssl. El ?404viene con cua- 2-9(a) ilustra dos circuitos TTL y io. terminales marcados v¿6' tro compuertas ÑÁNO de 2 entra¿\".. un voltaje GND son p\"r\" r\"\"'p\"inf* la fue.ntedel poder que requieren -a\" de 5 voltios para la adecuadaoperaclon' La Figura El tipo ECL;;;;;;;\" -gcL. a\"1g\"a 99-9 la serie 10'000' t\" El\" 10102viene con cuatro compuertas 2_g(b) muestra ¿\"\"\"\";r.\"ii\"\" NoR de 2 entradas. ñót\".\" que la .o-p.r\"*u ECL pry{e tener dos entradas, pu\"u-ü r\"\"ción oR, (pin 9 del circuito una para la función Ñon y Ia otra OR- integrado 10102).iii .ir*iil i.,i\"gr\"ao i0i0? contiene tres compuertas Ia üri¿\"t á\" t\"a\" compuerta' La otra da exclusiva, .n.*tJtui; h;;á\"t Las compuertasEcL tienen tres función ¿\" NOn-e*\"jrr\".i.r\"'o ó\"iualencia. por lo ge- i v\"\"' t\" conectan terminales ot\" t'iilil.itt'o-JJn9a\"t-1\" - ;'\";;;i;t í\" v v* a un voltaje de. 5'2 voltios' 4000se muestran en la Figura 2-9(c)' Los circuit*'ai{ób'i\"-iá-.\"ri\" de cuatro entradas d\"t ;;;ÑJl\"' Solamente .\" pr't\"iut' á\"orro¿u' ry91 seis circui- ñtit\"tio\" d\";;iil.\";' en el 4002 ¿\"¡ia\"?l' integrados tienen dos terminales \"tl-o-tg,::ntiene tos separador\". &Jfi\"r). Ámbos circuitos nr l\"tirinat marcado V\" requiere sin uso, *ur.\"ai\"Ñ?'(tá g a t5 íoltios y vss comúpmente-seconecta \"o\"e*i¿\"i' un voltaje au .rr*i.riJro d\" a tierra.

r vcc vcc t4 13 t4 13 23456 7 34s67 Tie¡ra Tierra 740<t-Seisinverso¡es 7400-Cuatro compuertasNAND de dos entradas CompuertasTTL vccz vccz 16 t5 tó 15 8l vcct vre vcct NC Vte 10102-cuatro compuertasNoR de dos entradas 10107-Tres compuertasoR_exclusiva,/NoR (b) Compuertas ECL voo NC NC t4 13 16 13 12 123456.7 34567 zss NC l/ss voo 4002-Dos compuertas NOR de 4 entradas 4050-Seis separadores (c) CompuertasCMOS Figura 2-9 Algunas compuertastípicas en circuitos integradoa

Lógica Positiva Y negativa cada compuerta puede tener uno La señal binaria a la entrada ó salida de d e d o s v a l o r e s , . * . \" p t o - A t \" a n t e l a t r a n s i c i ó n ' E l doso r d e u n a s e ñ a l r e plos - v a l valores de señal a r e senta lógica r v oiro'ü;;;b:, óoÁá .. De- \"r dos valores lógicos ;;;\";;; dr; tipos -de-señiles asignadasa la lógica' \".ignan de Bóle, un intercambio de bido al principio ¿\"\"i\"\"á\".fia\"d e-nel alge,ra la asignación de un á\"-\"\"\"a1 resulárá en una función dual' \"\"f\"t binaria mostrada en la Figura considérese to, áo, ualores de la señal 2_10.un valor debe .;; -;y;. que el. otro ya que tienen que ser diferentes como H (High) y el nivel para poder distinguir\"ñ.'Oá\"ignl.. .t \"l*í alü para la asignaciónde la lógica. bajo como ¿ (l,owl. ñ;;-d*;il;rnativas Valor Valor Valor Valor lógico señal lógico señal 0 (b) Lógica negativa (a) Lógica Positiva tipo de lógica Figura 2-1O Asignación de amplitud de señal v la lógica l como se muestra en la Escogerel nivel alto H para-representar positiua; Fisura 2-10(a)v -ái\"\"i\" el cual se define e\"lsistema de lógica ró gica 1 de la manera. ilustrada Ia d\"J;*;r^;i i-ü;;-r;r;;\"tar _en. \"ií\"í- -;ái; áái .\"\"t se define el sistema de lósica nesattua' ñigri\"\"i_to(b) poT adecuados que ambas seña- ya Los términos pos¿¿¿uos negatiuos son y no- es Ia polaridad de las señaleslo les pueden r\", po\"iiüt'o-\"?g\"ti\"T'ry; lógicos que determina el ,*r.;i l;;i;; ;i;\" la asignación de los valores las señales' á.-u.rr\".do a las amplitudesielativas.de Las hojas t¿.\"iJ\". áI-;.;;;il;.;.ión de datos de los circuitos integra- de lógica 1o lógica 0 sino dos definen funciones digitales_no-en.tárminos al usuario Ia oportunidad de usar en término, a\" ,,iuei\"e.?; t. se le deja las asignacior,\". po.iiiá i *t+i\"i ní ta Tabla 2-7 se listan los voltajes para tres familias de circuitos integrados de nivel alto (I{) V nl.r\"f Éajo-(L) Tabla 2'7 Niveles HyL en las familias de CI lógicos (V) Nivel alto de.'/oltaje(v) Nivel bajo de voltaje Tipo de familia Voltaje de tuente (V) Rango TíPico de CI Vcc= 5 2,4- 5 3,5 0 - 0,4 0,2 TTL -1,9- -1,6 -1,8 V¿¿: -5'2 -0,95- -0,7 -0,8 ECL 0 Voo:3-I0 Voo Vpo 0-0,5 CMOS lógica 0 Iógica 1

66 ALGEBRA BooLE coMPUERTAs DE Y LoGIcAs cAP,2 lógicos digitales' En cada familia hay u-n rango de varoresde voltaje que el circuito puede reconocercomo nivel alto o ,i*J-u\":ál'ñt u\"ro. típico el que se usa más comúnmente.r,\" es üui\"-á\" r\". iorrr;\". de sumi_ nistro como referenciapara \"á\"-¿. Á_iii.. \"\"J\" TTL tiene valores típicos ¿\" ¡i: s,s voltios y L:0,2 vortios. ECL tiene dos valoresnegativose\" a: 9¡i ¿: _-i¡;\"íriár. ñár.se que pesar de ser de dos voltajes ,,egutivos\"Li\" a -g. compuertas cMOs pueden usar un uolt\"¡e \"1,\"\"\".\"^-i,b.'i\", au-.u-inirtro voo en el rango voltios con voltaies típicos d;;; de 3 a 15 id ,,oltios. lár\" u\"ior\", de ra señal CMOS son función ¿el voltaje á.-r,riri'i.rro. en con H : Von y L:0 voltios. ffi',-\"X;i:l S,f:\"ffll\"dá\"'-;;'j\" üri*'*,i \",f ] negativa sein- Después del anterior planteamiento, se hace necesariojustifica¡ los símbolos lógicos usados p\". rár- integrados gura 2-9' Tómeseoor ejemplo,una \"ll;;;\". compuertas mostrados en la Fi- de la. 7400. El diagramá de\"b.loiuá ;;h del circuito integrado .l-pu\".t\" se muestra en ra Figura 2-11(b).La tabla de verdad a\"l r\"b¡.á\"te ja de especificaciones de la compuertadada en la ho- se muestra en la Figura 2_II(d. Esto especificael Tabla de ve¡dad en (b) Diagrama de blooue té¡minosdeHyL. de la compuerta x---ñ /______1. lF_: ' ( c ) Tabla de verdad (d) Símbolográficopara la para la lógica compuertaNAND de positiva; lógicapositiva. H:T,L:0. (e ) Tabla de verdad ( f ) Símbolográficopara de lógica negativa ra compuertaNOR L:r,H:0. de lógicanegativa. Figura 2-11 Demostración de lógica positiva y lógica negativa

LOGICO IGITALES 67 D sEC.2-8 F A M I L I A SD E C I R C U I T O SN T E G R A D O S I con H con un valor típico de 3'5 comportamiento físico de la compuerta v o l t i o s y L d e 0 , 2 v o l t i o s . E s t a c o m p u e r t a f í s i c a p u e d e f u n c i de lar asig-o ona com NOR dependiendo una compuertaNAND ó como una compuerta nación de la Polaridad' lógica positiva cort La tabla de verdad de Ia Figura 2-11(c) asume H:t y L:0. nf .oriilr* lalablá de verdadcon las tablas de verdadde la Figura 2-5, se reconoce que se tlqt-t-d\" una compuerta NAND' EI sím- lógica positiva se muestra en bolo gráfico p\"r\" .,.ru-.omiuerta .NAND de adaptadopreviamente' i\"^ñiEirr\"- z_-111¿¡ e. similar a la que se ha y compuer- Ahora, considérese una asignación de lógica positiva a esta tábla de verdad mostrada ta física con L:1 ;;:ó.-ñir\".uttaáo \".\"tu que representala función en Ia Figura Z-f1(ei.--Esta tabla se. reconoce N o R a p e s a r d e q . . \" , . , , . e n t r a d a s e s t é n l i s t a d a s a l r e v é s .la lFigrrra2-11(f)' c o E símbolográfi se muestraen para una compuerta-Ñon ¿\" lógica negativa e.tttada y salida designan un indi' El pequeñotriangulá e\";i* ui\"-*¡r.s áe cador d,epolaridad,.\\l'Or*\"\".iq de este indicadór de polaridad en las en- la tradas y salidas i\"di;-ñ;-ia lógica ttág\"iiuu se asignáal terminal' Así' como NAÑD de Iógica positiva o misma compuerta fisica puede funcionar\"o es completa- como NOR ae rogiá neiativa. El uno dibujado en el diagrama mente dependient\" i;-i;\";:;ñ;til J\" pát\".i¿ud que el disenador desea emplear. D e m a n e r a s i m i l a r , e s p o s i b l e d e m o s t r a r o u e . l - anegativa'óLa cmisma t i v a NoRdel gi aposi es la mism\" ii\"i* q\"\" la NAND ie lógica \"ornp,r.irJ AND y OR o entre las compuertas relación es válida e,,t'e las compuertas ne- oR-exclusiva y la il\";ñI\"*i\". n1 cualquiár casosi seasume lógica necesario incluir el trián- gativa en cualquie, te'mi\"ul de entrada o safida es gulo indicador de p\"i;;ili;d lo l\"rgo-del terminal. Algunos diseñadores \" p\"t\" fi'.ifit\"r el diseño de los circuitos digi- digitales usan esta i\"\"\"\"\"\"1¿\" NOR y NAND. En este las compuertas tales cuando.\" ururi!*.iu.i\"u\"i\"\"te recurrirá a otros métodos para ha- Iibro no se usará esia simbología pero se cI presentados cer diseños v Ñon Nótese oue lg¡ 2-9\"o-i*J.;ÑiÑ\"D gráficos de lógica positiva' se en la Figura\"or, se muestran con sus simbolos hubieran podido *;;;;;-;;\" .i*¡olos lólicos negativos si se hubiera \"\"r deseado. negativa y viceversa'es esen- La conversiónde lógica positiva a lógica a ceros y ceros a unos en Ias cialmente una operación que cambia-unos a que esta-operación produce entradas V satidas á.'i\" J\"-p\"erta.- Debido una función dual, todos los termlnales de una polaridad a \"i \".t\"¡¡^de otradaráelmismoresultadoquetomareldualdelafunción'EIresul- t a d o d e \" . t \" \" o r r r o \" r . i ó r r \" . q u e t o d a s r a s o p e r a c i o n e s . Ael D s e c o neli e r t e n a N incluir v indi- ;; d.b\" olvidar operacioneson v-ri.L\"\"r.\". Ad\"-á\", -;; \"é ne- cádor de polaridad i;; símbolos gráficos cuando se asume lógica *u\"uÉi de polaridad I 9l pequeño triángulo que representa un indicador tienen efectos simi- pequeño círculo.qrr\" tép'\"\"enta una to*ple-\"tttación el uno lares, pero srgnrrrcados diferentes, por tanto' pueden.remplazarse es diferente. un por el otro, si se tiene en cuenta que su inierpretación

68 ALGEBRADE EooLE Y CoMPUERTASLOGfCAS cAp. 2 círculo seguidopor un triángulo, tal c.oT9 en la Figura 2-ll(f), representa una complementaciónseguida de un indicador de polaridad gativa. Los dos se cancelan entre sí y pueden quitarse. perode lóeica ne_ si se-quitan ambos, las entradas y salidas de la compuerta representarán polaridades diferentes. Característicasespeciales Las característicasde las familias de cI lógico digitales se comparan analizando el circuito de la compuerta básica\"¿e cadá familia. Los pará- metros más importantes que son evaluados y comparados -*u.g\"r, son fu.r'orri, disipación de poder, {ego1a de propagación y de ruido. Se expli_ cará primero las propiedadesde estbs-parámétrosp\".u trrego usarlos plra compararlas familias lógicasde CI. , l?l-o\"f especificael número de cargos normaresque puede accionar la salida de la compuertasin menoscabai\"\" op\"i\".i*liJrmal. u.a carga normal se define como la cantidad de corrientó necesitadapara la entrada de.otra compuertaen la misma familia de cI. argu\"\". u\"\"es se usa el tér- mino cargadoen vez de fan-out. Este té¡mino se*deduce del hecho de que la salida de la compuerta suministra una cantidad limitada de corriente por encima de la cual no opera cofrectamentey se dice por este caso que está sobrecargada. salida de la compuerta generalmente La se conecta a las entradas de otras compuertassimilares. cuáu cierta cantidad de potencia de la compuerta de entrada de tal -u.,\"ru que \"\"iráj\" \"or,rrr-\" cada conexión adicional se.agrega a ra carga de la compuerta. ,,Las ,Lglas Je I carga\" se listan comúnmentepara uná familia de circuitos digitalás i nor_ malizados. Estas reglas especificanla máxima cantidaá de cJrga p\".Ái- sible para cada salida de cada circuito. Al excedersela carga máxima especificadase podría causar mal funcionamiento ya que el circuito no puede suministrar el poder demandado.El fan-out es el número máximo de entradas que pueden conectarsea la salida a. rá-compuerta y se expresa con un númer<¡. _ Las capacidades fan-out de la compuertadeben considerarse de cuando se simplifican las funcionesde Ebole. Se debe tener mucho cuidado de no desarrollar expresiones que resulten en una compuerta con sobrecarga. Los amplificadores no inversores o separadosse ú.\"\" fu* suministrar capacidadadicional de accionamientopara el caso de cargaspesadas. Disipación de potencio es la pot-enciasuministrada necesaria para operar la compucrta. Este parámetro se expresa en milivatios (mw) y representa Ia porencia real designada por lá compuerta. El número quá representa este parámetro no incluye la potenciá suministrada de oira compue-rtao seu que representa la potencia suministrada a la compuerta por la fuente de poder. un cI con óuatro compuertas exigirá de la fuente cuatro veces la potencia disipada por cada óompuerta. En un sistema dado puede haber muchos ciriuitos integrado. y ,rr. potencias deben tenerse en cuenta- El poder total disipado en un sistema es la suma total del poder disipado de todos los CI. . .,Retardo de propagación es el tiempo promedio de demora en la tran- srclon de programaciónde una señal de la entrada a la salida, cuando las

LOGICO IGITALES 69 D SEC.2.8 F A M I L I A SD E C I R C U I f O S N T E G R A D O S I toman valor' Las señalesen una compuerta señalesbinarias cambian de la salida' para propag\"i.\" a\" las entradas a cierta cantidad de tiempo demora de propaga\"tul 9:'11 t\";;l; Este intervalo de tiempo se define compuerta.EstaúltimaSeexpresaennanoseconds(ns).UnnseSlgu'al to;t\"rt\".1;1!l'o,r\" digital a las \" viajan cre las entradas de un circr¡ito serie de to'opu\"tt\"t' Lu 'u-u de' las demoras de salidas pasan po' ¿\"-ora total de propagación propagación u t.\"u¿t de las compuertas \"t t\" \"\"\" com- de operaciónes 'importante' cada del circuito' cu\"nál l^ *fotiaád y el. circuito digital á\"-piopug\"ción puerta debe tener,ri\" p\"qrr\"na demora ''ni\"i-o t\"tit entre las entradas debe tener ,r. .tt-ut ¿\" \"o*p\"\"ifut \"\"\" t t\"Lt\"Tt3ff;adas digitales se apli- digitales en ra mayoría de los circuitos To{a1 aquellas compuer- can simultan\"\"*\"\"t? a mát de una -compuerta' entradas externas cons- de tas que reciben .ul\"\"\"truáas exclusivamenteLas compuertasque reciben del circuito. tituyen el primer ;r;i';;l¿gica primer u¡a salida de una compuertadel al menos una entrada, a partir de y de manera el segundo nivel de -t^óq1ca nivel de lógica, \"t- to\"tiá\"'an en propaga- y top\"'\"iot\"s' La demora total de similar para los niveles tercero compuertapor ción del circuito is\";i;lu Aé*ot\" d.epropagacl\"l 9:^t\" \"t lógicosen eI crrcuito'.Así, una reducciónen el núme- el número de niveles de ,\"\"rrtüJá'onu' *drr\".ió-n de la demora ro de niveles lógicos dirá como de la demora de propaga- La reducción la señal y circuitái #;-J;id\"s. que- lq.reducción en el ción en los circuitos podría ser más^i*p.it\"\"t\" q\"t la velocidad de operación número total de compuertas\"\" \"l \"uto-át \"\"^ lr:::;::5:'HlT:Tli'*u',,,'o o: a de vortaje ::d:^Tl:gado raseñar a la indeseable' entrada de un áigit\"t que no cause un cambio \"i\"\"it\"Hay dos tipos d; ;;tJ; que debe.r considerarse. El salida del circuito. t\" los niveles de voltaje de se- .rr¡¿s (DC) cp ti\"'\"dJ poi-rt.á\"tui\"tiá\" por otras ñal. El ruido cA ?;ó;\"-';i prrt* ,trutorio que puede,ver creado es el término usado para denotar una señales conmutadi;.-A\"l; et ,ui¿o La ha- señal indeseablesuperimpuesta a una tt¡ut de operaciónnormal' lá\"n\"uitl¿ad en un ambiente de bilidad de los circuitos para operar \"o\"- El margende ruido se expre- ruido es importaniJ';;;;¿h..^aplicaciones. puede ser -¿*iÁu señal dJ ruido que sa en voltios (V) y representa la tolerada Por una compuerta' de las familias de Cl lógicos Características E l c i r c u i t o b ¡ í s i c o d e l a f a m i l i a \"cuates elistan trescen p u e r t a N A NEsta a y l ó g i c a se T T L e s l a o m Tabla 2-8' D . H d muchas versiones Til ;; d\" ta, -la Los tabla da tu\" g\".r\"rut\"\"-d\" ias familias de CI lógicos' \"uruJi\"ri.t[u. valoreslistadosSontepresentativosco,'baseenlacomparación.Para .\"\"fq\"l\"t familia o ut\"ión los valores puedenvariar' de la familia La compue,,\" fii normalizada fue la primera versión u *\"¿ia\" qrre'tu tecnología ha progresado. TTL. S. ;;\"r* \"g.ug\"io;e\";;;'a; t\"\" ltti*\". innovacionesque reducen la de- La TTL Schottü en un aumento de asignación de mora de propagación pero que '\"t\"iiá j --á

r Tabla 2-8 Características de familias de CI lógicos Familia de Fan-out Disipaciónde Demora de CI lógico potenciaen (mW) Margen de propagación(ns) ruido (V) TTL normalizada l0 TTL Schoftky l0 l0 l0 0,4 22 TTL Schottky de J 0,4 baja potencia 20 2 l0 ECL 25 0,4 25 2 o9 CMOS 50 0,t 25 3 potencia' La versión.TTr Schottky de baja potencia sacrifica alguna ve_ l\"J*i::.i-1111\"1'.i\" á'.p\"\"ü;: frt\",,\"iu.Esra demora de propagaci¿;i'rt #triihil.T\"H':Hriene mic_o úlrima rq oe potenciabastante ;;;;' redücida. ran-outa\" r\" Íi:\"J:,ilT,?; es I0 pero ra versióJr Ef uuirion'irr, normarizada -;i;;; scnottlv á. J\":\" po,\"n\"i, Bajo ciertas condiciones un fan-outde 20. i\".-'\"ti\".\"u.rrio_n\", p\"i;; de 20. El margen i\"n., un tán_out V, 1: Tid;,..L\":\", O\":_0,4 conun valortÍpicode lV. *o\"\"11,\"'#if\"\"3;\"* delaramiii\" Éór.'\".l; ;;;;;\",1\" Non.Laventaja ,,eis esá\" Eü'fi :;:X ?\"\"\"ii,1, ion -;; á;; rJpación. erg,,ái -d\" ga . f d 0, n . Laas io d\";;l; ;i;-\";lT,\"ll,ffi e 5 s i [ác n \",f:: fJi?:ri.T mente \" alta y su margen¿. ruiao u\";á.'nrto. últimos dos parámeros \"\".\"::Ll:i\"\",,,1.,1 clesventaja escoser familia al la nbl\"or, .\"spectoa las démás.pero,son una de su baja demora\"d\";r\"pr;;;iór*i; a pesar todas las famirias v. es un-úrti-o icl ,irr\".\"l\"?ir'\",r\" verocidadde r\"*io para sistemasrápidos. El circuito ¡¿sico-¿e cüóé;;'r.,u\"r.o. truir las compuertasxrxo ^La con er cuai se pueden cons- o* _ \" io\" t¿i u, v-ñoñ ventaja especialdel cMos .;: u,,;\"\"iai\" \".,. i. es su ü\"'iffi rV iJwr. curndo la *, \" \"::,; *3; p.o*\"áiu \"o¡,Tff;;:?, Ím es,despreciab.le ;;; v, hav. disipacián.d\" ai.,i.'rri unalo p.i;;;; señal':t]\",i^YoS JT'ri?.*,iilrrii cual el circuito está 'd; ;r#T.tilf tipico de la disipaciór.expues;;.--Ei';ffiero ristado en la tabla es un valor ;;i\";i\"'iir¿-i\"a en ras compuerrascMos. La mayor desvenrajade las ción' Esto sigrrifica que.no. cnros .u^-uiiu ;;;;r\" de propaga_ es práctico usarlas\".. operacionesde arta velocidad.' ,rrt\"-u\". que requieren \"\" io.\"\"pur¿-etros--.\".á.r\"rlrri.* compuerra cMos dependen para ra ¿el uortaii vuo de-1a f;;;;;;. use' La disipación de potenciá poder que se ^p.op\"gu.iá\" ;.;;;;;\" el aumenro del votta;e de sumi_ nistro' La demora a. iirii\"uv\" der voltaie v el -utge., áur.uiao-.\" esrima en \"\"-.\"r\" \"or,'\"iun 40iz s:t;:il:\"tttro det valo¡ dól REFE ENCIAS R t G'' An Inuestígation theLaws of of Thought.Nueva york: Doverpub.. #a':' 70

PROBLEMAS7I - 2.Shannon,C.E.,\"ASymbolicAna-lysisofRelayandSwitchingCircuits\"'Trans' if tn\" AIEE, vol. 57 (1938),713-23' 3.Huntington,E.V.,..setsoflndependent.PostulatesfortheAlgebraofLogic''' \" iiá\"t.Árn. Math' Soc', Vol' 5 (1904)'288-309' Algebra' Nueva York: McGraw- 4. Birkhofl G., y T. C. Bartee, Modern Applied Hill Book Co., 1970. of Modern Algebra'3a' ed' Nueva York: 5. Birkhoff, G., y S. Maclane, A Suruey The Macmillan Co.,1965' Co'' ' e d ' N u e v aY o r k : T h e M a c m i l l a n 6 . H o h n , F . 8 . , A p p l i e dB o o l e a n l g e h r a2 a ' A 1966. ?.Whitesitt,J.E.,BooleanAlgebraanditsApplications,Reading,Mass.:Addi. son-WesleYPub. Co', 1961' S.TheTTLDataBoohforDesignEngineers,DaIIas,Texas:Texaslnstruments Inc., 1976. g.MECLIntegratedCircuitsDataBooh.Phoenix,Ariz.:MotorolaSemiconduc- tor Products,Inc.' 1972' 10.RCASolídStateDataBookSerjeslCOs/MOsDigitatlntegratedCircuit'. - S o m e r u i l l eN ' J . : R C A S o l i d S t a t e D i v ' ' 1 9 7 4 ' , PROBLEMAS básicas (con¡unto cerrado asociativa, conmutativa, ¿Cuál de las seis leyes el Par de oPerado- áe identidad, inversa y distributiva) son cumplidas Por listadosa continuación? ies bir.,arios .10 | 2 2-2.Demuestrequeelconjuntodelostreselementosl0'1'2lylosdosopera- d o r e s b i n a r i o s + y d e l a m a n e r a d e f i n i d a e n l a t a b l a a n t e r i o r , n o cHuntington onstl- cuál de los postulados de tuyen el álgebrJ ¿\"' S\"\"it' EtluUtt\"u no se cumple. 2-S.Demuestrepormediodetablasdeverdadlavalidezdelossiguientesteo- remas del álgebra de Boole' ( a t L a s l e Y e sa s o c i a t i v a s ' (b) Los teoremas de De Morgan para tres variables' (c) La ley distributiva de * sobre \" de Venn' 2-4. Repita el Problema 2-3 usando ios diagramas 2-S.simplifiquelassiguientesfuncionesdeBoolealmenornúmerodeliterales. (d) zx + zx'Y @) xy + ry' (b) (x + Y)(¡ + Y') (e) (l + B)'(A' + B')' (c) ryz * x'Y 1 ryz' (f) Y(wz'I wz)* ry

72 A L G E B RD E B O O L E C O M P U E R T A O G I C A S A Y LS I I I CAP. 2 I 2-6. Refuzga- las siguientes expresiones de Boole al número de literales I tado al frente de cada una áe ellas. solici_ (a) ABC + A,B,C + A,BC + ABC, + A,B,C, a cinco literales (b) BC + AC' + AB + BCD a cuatro literales (c) [(CD| + A], + A + CD + AB a tres literales (d) (A + C + DXA + C + D')(A + C' + D)(A + B') a cuatro literales Encuentre el complementode las sigui rentes funciones de Boole y redúzcalas al mínimo número de literales. '(a) (BC' + A'D)(AB, + CD,) .(b) B'D + A'BC' + ACD + A'BC (c) I@B)'AI[@B),Bl @)¿n'+ C'D' 2-8. Dadas dos funcionesde Boole F, y Fr: (a) Demuestre^que función la de Boole función OR a las dos funcionÁ !: F:*F2, obtenida al aplicar la contiene i\" .uiu J. to¿o, los términos mínimos en F, y F, . ( b ) D e m u e s t r e - q u ea f u n c i ó n l d e B o o l e . G : F ¡ F 2 , o b t e n i d aa l función AND a las dos funcionesl aplicar la contiene to. t¿r-i'o. mínimos comunes a ambas Ft ! F, 2-9. Obtengala tabla de verdad de la siguiente función: F:xl+ry,+y,z 2 10' Ex'rese funciones de Boole simplificadas del problema 2-6 con compuer_ ulas 2-ll. Dada la función de Boole: F=x!*x,y,*y,z (a) Expréselacon compuertas AND, OR y NOT. (b) Expreselacon compuertas OR y NOT solamente. (c) Expréselacon compuertas AND y NOT solamente. 2-12' simplifique las funciones ?r J ?, al mínimo número de riterales. 00 r0 00 l0 0l t0 0t 0l IO 0t t0 0l tl 0l ll 0t 2-13. las siguientesfuncionesen suma 9-*f1.... d . ¡t é r m i n o sm á x i m o s . de términos mínimos y producto (a) F(A, B, C, D): D(A,+ B) + B,D O) F(r, x,y, z) - y,z I wxy, + wxz, * w,x,z

P F O B L E M A S 73 + CXA! l'XA + C' + D') (c) F(A,B, C, D) = (A + B' 'ri' * t + c + D'XB c' + D') + + C) (d) F(A, B, C) = (A' + B)(B' (e) F(r, Y, z) : I (fl F(x, Y, z) - (ry + z)(Y + xz) 2.L4.Conviertalassigrrientesexpresionesalaotraforma: (a) F(x,Y,z) = )(l' 3' 7) t4) 2' 6' 11'13' a ,tn, B, c, D):>(0' (c) F(x, Y, z) : II(0' 3' 6' 7) 2' 3' 4' 6' t2) (d) F(A, B, C' D) : Ír(0' I' normalizada?¿Cuál forma canónica y I\" 'f9t11 es Ia dif'erenciaentre la ó.Iaro ap'\"'r''' \" u ¿o' :Hl;ji ¡ ll,\"m\"l\"i:'ff \"l:'\"\"1\" iJT; iuJ' n 1 i 2-15. ¿Cuál rm ;;.t;Cuál ós la forma que se obtrel \"\"iü de n varia- de una función de Boole , ,a. ;::*a de rodos los términos mínimos bles es 1' para n : ó' (a) Pruebe la anterior afirmación para una prueba general' (b) Sugiera un procedimiento 2-|7'Elproductodetodoslostérminos-á*i.o.deunafuncióndeBooleden variables es 0' :'\"':\"\"\"111,:\"\"\"1g\"-i3¡;'Á\\-¿l'-r\" l;]:ü:n'ilTü,üffi principioi't'¿i\"iir¿iadespuétdt-;;\"ütlapárte(b)delProblemaz-ro: igual a su complemento' dual de la oR-exclusiva es 2-1g. Demuestre que el a las funciones binarias la función de, Boole equivalente 2-19. Por sustitución de demuestre que: definidasen la Tabla 2-6 (a)Losoperadoresdeinhibicióneimplicaciónnosonniconmutativosnl sonconmutativosaso- v ,r, ilJt:il:ilres oR_exclusivade equivalencia y ciativos' (c) El operadorNAND no es asocratrvo' no son distributivos' (d) Los o*'\"áot\"t NOR y NAND l si Ia ma- digital c'uyasalida es 2-20' Una compuerta mayorista:t:l :i\"tito 0' Por medio de son l. De ¡uriáa,será voría de las entradas \"i;i;;;\"i\" u n a t a b l a d e v e r d a d . E n c u e n t r e , j ' \" ñ \" . i Simplifique e l l función' c a b o c o n ¿ ' d e . B o o l la e v a d a a de 3 una compue'ta mayotitaria \"tit\"átt' O\" 3 entradas lis- de,l^a,comPlertaOR-exc!il:\" de r' 1'y z' 2-21' !srifique- la-tabla d\" yq'd'\".d las ocho combinaciones tada en Ia rigura 2-8(c)' Eaga.Ia lil;\"d\" z--x@ Y @z' Evalúe :r\"éi e Y luegoF:A O enpastillas- mavormente 2'22.El sSIdeTTL viene ¿¿L t^ti:XliltÍ\";iXffiilil de ; este l¿nji*:f,*í,US;:.i;';::*Sl¡jl'.\"i'il;;;st-iila Hill'\"T si t\";;i;;; tt-tigoit\"t\" tipo de compuertas? estilo de 2 entradas' (a) Compuertas OR-exclusivas (b) ComPuertasAND de 3 entradas'

{ 74 ALGEERA EOOLE DE Y COMPUERTAS LOGICAS cAP. 2 (c) Compuertas NAND de 4 entradas. (d) Compuertas NOR d\" 5;;;d;, (e) Compuertas NAND ,\";;;;\". 2-23. Demuestreque I nná corrpüerta AND d\" ló;i;;';.üc de lógica positiva es una compuerta oR 224u\";\" \"#'üi i;-,,,\" irJiliJllli; cornpue j\"i,lx..\":ñffi:.ñtHtilitt\",\",\"\"..#fri1 puertas separada $

Simplificación de funciones de Boole :ffi 3-1 EL METODO EL MAPA D La complejidad de las compuertas lógicas digitales con que se llevan a cabo las f.,.t.iott\"t de Boole se relacionan directamente con la complejidad de la expresión algebraica de la cual se desprende la función. Aunque la ,epre.enfación de la tabla de verdad de una función única, puede apare- .ui du muchas formas diferentes. Las funciones de Boole pueden ser simplificadas por medios algebraicos de la manera vista en la Sección 2-4' Sin embargo el procedimiento de minimización es un tanto raro ya que carece de ieglas específicas para predecir cada paso sucesivo en el proceso de manipulación. El método del mapa presenta un procedimiento simple y directo para minimizar las funciones de Boole. Este método puede ser iratado no solamente en la forma pictórica de una tabla de verdad, sino como una extensión del diagrama de Venn. El método del mapa, propues- (2), se to primero por Veitch (1) y modificado ligeramente por Karnaugh comó el \"diagrama de Veitch\" o el \"mapa de Karnaugh\"' \"orro\"\" mapa es un diagrama, hecho de cuadros. cada cuadro representa El un término mínimo. como cualquier función de Boole puede ser expresada como una suma de términos mínimos, se desprende que dicha función, se reconoce gráficamente en el mapa a partir del área encerrada por aquellos cuadros cuyos términos mínimos se incluyen en la función. De hecho, que el mapa presenta un diagrama visual de todas las formas posibles en puede .ui una función en la forma normalizada. Al reconocer varios patrones, el usuario puede derivar expresiones algebraicas alter- \"*pt..uda ,ru. puü la misma función de las cuales se puede escoger la más simple. Se aiume que la expresión algebraica más simple es cualquiera en una suma de prtductos o producto de sumas que tiene el mínimo número de Iiterales. (Esta expresión no es necesariamente única.) 3-2 M A P A S D E D O S Y T R E SV A R I A B L E S un mapa de dos variables muestraen la Figura 3-1. on Jt hay.cuatro se términós mínimos para dos variables, es decir que el mapa consiste en 75

,-r Mapa*. ,ll]\"0*. de \",*,1\"' cuatro cuadrados, uno para cada término mínimo. El mapa que se dibuja de nuevo en (b) sirve para demostrar la relación entre los cuadrados y las dos variables. Los ceros y unos marcados para cada fila y columna designan los valores r y y respectivamente. Nótese que la r aparece tildada en la fila 0 y no tildada en la fila 1. De manera similar,-l,aparece tildada en la columna 0 y no tildada en la columna 1. Si se marcan los cuadrados cuyos términos mínimos pertenecen a una función dada, el mapa de dos variables se convierte en otro método útil para representar una cualquiera de las 16 funciones de Boole de dos variables. como ejemplo, la función Íy se muestra en la Figura B-2(a). como ry es igual & zl3, S€ coloca un 1 dentro del cuadrado que pertenece a ÍLz. De manera similar, la función rf y se representa en el mapa de la Figura 3-2(b) por medio de tres cuadrados marcados con unos. Estos cuadrados se escogen de los términos minimos de la función: x * y : x'y t xy' * xy : m, I mr* m, Los tres cuadrados pudieron haberse determinado de la intersección de la variable ¡ en Ia segunda fila y la variable y en Ia segunda columna, lo cual cubre el área perteneciente a r o y. (a) .ry (b) ¡ * y Figura 3-2 Representaciónde las funciones en un mapa En la Figura 3-3 se ilustra un mapa de tres variables. Hay ocho tér- minos mínimos para las tres va¡iables.EI mapa por tanto consisteen ocho cuadrados.Nótese que los términos mínimos se arreglan, no en secuencia binaria sino en una secuencia similar al códigoreflejaáolistado en la Tabla l-4. La característicade esta secuenciaes que solamente un bit cambia de 1 a 0 o de 0 a 1, en la secuenciadel listado. El mapa dibujadoen la parte (b) se marca con los números de cada fila o cada iolumná para mostrar la relación entre los cuadradosde las tres va¡iables. por ejemplo, el cuadrado asignadoa m, corresponde la fila 1 y columna 01. óuando se con- a 76

m m m m i 0 I 3 2 ma m- ) m1 mo . L=-Y- (a) /hr Figura 3-3 Mapa de tres variables catenan estos dos números darán el número binario 101, cuyo equivalente decimai es 5. Qtra manera de mirar el cuadrado ñs: x!,2 es considerar que está en la fila marcada r y en la columna que petieneceay'z (columna 01). Nótese_que hay cuatro cuadrados donde cada variable ei igual a 1 y cuatro donde cada una es igual a 0. La variable aparece ,,o tildud\" aquellos cuatro cuadrados donde sea igual a 1 y tiláada en aquellos que \"n sea igual a 0. Por conveniencia, se escribe la variable usando un símbólo de letra que abarca aquellos cuatro cuadrados donde la primera no esté tildada. Para entender la utilidad del mapa en la simplificación de funciones de Boole, se debe reconocer la propiedad básica que tienen los cuadrados adyacentes. cualquier par de cuadrados adyacenles en el mapa difieren por una va¡iable tildada en un cuadrado y no tildada en el otro. por ejemplo, m, y m, están en dós cuadrados adyacentes. La variable y está tildada en m5 y no tildada en m7, mientras que las otras dos uaiiable, ,o., iguales en ambos cuadrados. A partir de los postulados del álgebra de Boole, se desprende que la suma de los términos mínimos en cuadiados adyacentes pueden ser simplificados a un simple término AND consistente en dos literales. Para aclarar lo anterior, considérese la suma de dos cuadraáás adyacentes tales como m5 y m7 i ms -l m¡ : xJ''z xyz- xz(y' *y): + xz Aquí los dos cuadrados difieren en la variable y, que puede ser removida cuando se forme la suma de los términos mínimos. Así, a cualquier par de té¡minos mínimos en cuadrados adyacentes a los cuales se le aplica la fun- ción oR se les causará la remoción de la variable diferente. El siguiente ejemplo explica el procedimiento para minimizar una función de Boóle con un mapa. EJEMPLO 3-I.. Simplificar la función de Boole: F: x,yz * x,yz, * ry,z, * ry,2 Primero, se marca un 1 en cada cuadrado cuando sea necesario para representarla función de la manera mostrada en la Figura 3-4' Esto puede lograrsede dos maneras:convirtiendo cada térmi- no a un número binario para luego marcar 1 en el cuadrado corres- 77

)' lr- 'A- t-- 0 1 -_Ll t, rl¡ tr r'l t + Figura 3-4 Mapa Ejemplo r'-r'z r'l'z'+ xJ-'z' xJ-'2:r''\\'+ 'x'\\'' del 3-1; + + pondiente u obteniendo Ia coincidencia de las variables en cada iérmino. Por ejemplo, el término x'7,2tiene su correspondiente número binario 011 y representael término mínimo m3 en el cuadrado 011. La segunda forma de reconocer el cuadrado es por coincidenciade las variables x\" y y z, las cualesse encuentranen el mapa observando que f' pertenecea los cuatro cuadradosde la primera fila, y pertenecea los cuatro cuadradosde las dos columnas de la derlcña y z pertenecea los cuatro cuadradosde las dos columnas del medio. El área que pertenecea los tres literales es el cuadradode la primera fila y la tercera columna. De igual manera, los otros tres cuadradosque pertenecena la función F se marcan con un 1 en el mapa. Se representaasí la función en el área que Contiene cuatro cuadrados, cada uno marcado con un 1, de la manera mostrada en la Figura 3-4. El siguiente paso es subdividir el área dada en cuadradosadyacentes.Estos se indican en el mapa por medio de dos rectángulos,cada uno contenien- do dos ,rno.. Ei rectángulo superior derecho representael área encerradawr x'y; el inferior izquierdo el área encerradapor fy'. La suma de estos dos términos dará Ia respuesta: F: x'y * xy' Seguidamenteconsidéreselos dos cuadradosmarcados mo y m2 en la Figura 3-3(a)o x'y'z'y x'yz' en la Figura 3-3(b).Estosdostérminosmíni- mos lambién difieren un ,r.tu variable y y su suma puede ser simplificada a una expresiónde dos literales: x'y'z'+x'yz':x'z' En consecuencia, puede modificar la definición de los cuadradosadya- se para inclúir este y otros casossrmilares. Esto se logra consideran- \"\"nturmapa como un dibújo en una superficiedonde los bordesizquierdo y do el derechoJe tocan entre sí para formar cuadradosadyacentes' EJEMPLO 3-2; Simplificar la función de Boole: F: x'yz i xy'z'* ryz * ryz' El mapa de esta función se muestra en Ia Figura 3-5. Hay cuatro marcados con 1, para cada uno de los términos míni- \",rad.ado. 78

sEc. 3-2 M A P A S D E D O S Y T R E SV A R I A B L E S mos de la función. Dos cuadrados adyacentes se combinan en la tercera columna para dar un término de dos literales yz. Los dos cuadrados restantes con 1, son adyacentes por la nueva defini- ción y se muestran en dos cuadrados que cuando se combinan darán un término de dos literales xz'. La función simplificada será: I I f: yz * xz, va y tl 0 0 i 0 ¡ t , -it x) | I l_1_.1r l t +J Figura 3-5 Mapadel Ejemplo 3-2; x'12 ¡.r''z' xJ'z r.t'l,: \\.2+ xz, + + + Considérese ahora cualquier combinación de cuatro cuadrados adyacentes en el mapa de tres variables. Una combinación como ésta representa la aplicación de la función OR de cuatro términos mínimos adyacentes y que resulta en una expresión de un literal solamente. Por ejemplo, Ia suma de cuatro términos mínimos adyacentes trl6, trL2, lrlq y ffia, se reduce al solo literal z' como se muestra a continuación: x'y'z'* x'yz'* xy'z'* x!z': x'z'(y'+y) + xz'(y'* y) : x'z' + xz' : z'(x' * xl: z' EJEMPLO 3-3.. Simplificar la función de Boole: F: A'C + A'B + AB'C + BC EI mapa para simplificar esta función se muestra en la Figura 3-6. Algunos de los términos de la función tienen menos de tres literales y son representados el mapa por más de un cuadrado. en Así, para encontrar los cuadrados correspondientes A'C se a forma la coincidenciade A' (primera fila) y C (dos columnas del i medio) y se obtienen los cuadrados001 y 011. Nótese que al en- I marcar los unos con cuadrados es posible encontrar un uno ya I I A 0 I All t C Figura 3 - 6 Mapa del Ejemplo 3-3 A'C + A'B + AB'C + BC : C + A,B

80 S I M P L I F I C A C I OD E F U N C I O N E S E B O O L E N D CAP. 3 colocado en el término anterior. En este ejemplo, el segundo tér- mino A'B tiene unos en los cuadrados011 y 010, pero el cuadrado 011 es común al primer término A' C y solamentecontieneun uno. La función de este ejemplotiene cinco términos mínimos, como se indica por los cinco cuadradosmarcadoscon un 1. Se simplifica combinandocuatro cuadradosdel centro para dar el literal C. El cuadrado restante marcado con 1 en 010 se combina con un cuadrado adyacenteque ya ha sido usado una vez. Esto es permisible y aun deseableya que la combinación de los dos cuadradosda el término A'B mientras que el término mínimo sencillo representado por el cuadradoda el término A'BC'de 3 variables.La función simplificada es: F:C+A,B EJEMPLO 3-4: Simplifiquese la función de Boole: F(r, y, z) : )(0, 2,4,5,6) Aquí se han dado los términos mínimos por medio de números decimales. Los cuadrados correspondientes se marcan con unos de la manera mostrada en la Figura 3-7. Del mapa se obtiene la función simplificada: F:z'*ry' v 7 J 0 I ( t-'-T ' 1 ' , -- I lr t Lr Figura 3-7 l(x, y, z) : X0, 2,4,5,6) : z' * U' 3-3 M A P A D E C U A T R O V A R I A B L E S\\ . El mapa para las funciones de Boole de cuatro variables binarias se muestra en Ia Figrrra 3-8. En (a) se listan los 16 términos mínimos y los cuadrados asignadosa cada uno. En (b) se redibuja el mapa para demostrar la relación con las cuatro variables. Las columnas y las filas se enumeran en la secuencia del código reflejado con un dígito que cambia de valor entre dos columnas o filas adyacentes. El término mínimo correspondiente a cada cuadrado puede obtenerse por la concatenación del número de la fila con el número de la columna. Así, los números en la tercera fila (11) y la segunda columna (01) una vez concatenados, dan el número binario 1101,equivalentebinario al decimal 13. Por tanto, el cuadradoen la tercera fila y la segunda columna representa el término mínimo m 13.

; t ) I 0l ll l0 t t, ml m\" -t ^z w'x'y':,' w'x'y'z v)'x' y: w ' x ' \\ I m5 m1 m- 0 1 tt'xy' a w'xy'i \\9'.xy w'.ryz' a \"t ma o m m ^14 II I wxy'a' w-r)'rl w.ry: rrxyl 12 l3 15 m8 mg mrl n' lo I t ' y ' : wx't'z wf'yz v'.r'yi' (a) ( b.) Figura 3-8 Mapade cuatro variables La minimización, por medio del mapa, de una función de Boole de cuatro variables,es similar al método usado para minimizar funcionesde tres variables. Los cuadrados adyacentes se definen como cuadrados cercanos entre sí. Además,se considerael mapa que yace en una superficiecon los bordes superior e inferior y los bordes izquierdo y derecho tocándoseentre sí para formar cuadradosadyacentes.Por ejemplo, fro y m, forman cuadrados adyacentesde la misma forma que m3 y mt. La combinación de cuadradosadyacentes, útil durante el procesode simplificación, se determina fácilmente por inspeccióndel mapa de cuatro variables: Un cuadrado representaun término mínimo, dando un término de cuatro literales. Dos cuadrados adyacentesrepresentanun término de tres literales. Cuatro cuadrados adyacentes representan un término de dos literales. Ocho cuadradosadyacentesrepresentanun término de un literal. Dieciséis cuadradosadyacentesrepresentanla función igual a 1. Ninguna otra combinación de cuadrados pueden simplificar la función. Los siguientes ejemplos muestran el procedimiento usado para simplificar las funciones de Boole de cuatro variables. EJEMPLO 3-5; Simplifiquese la función de Boole: F(w, x, !, z\\ : >(0, l, 2, 4, 5, 6,8,9, 12,13,14) Como la función tiene cuatro variables,se debe usar un mapa de cuatro variables. Los términos mínimos listados en la suma se marcan con unos en el mapa de la Figura 3-9. Ocho cuadrados adyacentes marcados con unos pueden combinarse para formar un término literal y'. Los restantes tres unos a la derecha no pueden combinarseentre sí para dar un término simplificado. Deben combinarse como dos o cuatro cuadrados advacentes. Entre ma- 81 ü I

FS=-- r I I 0l 1t tr t_.1 L' I I Figura 3-9 Mapa del Ejemplo 3-5; F (u, x, z): >(0, 1, 2, 4, 5, 6, 8, 9, t2, t3, 14): y' + w'z' * xz' yor sea el número de cuadrados combinados, menor será el número de literales en el término. En este ejemplo,los dos unos superiores a la derechase combinan con los dos unos superiores la izquier- a da para dar el término u'z'. Nóteseque es permisible usar el mismo cuadrado más de una vez. Queda entoncesun cuadrado marcado con 1en la tercerafila y cuarta columna (cuadrado 1110).En vez de tomar este cuadrado solo (lo cual dará un término de cuatro Iiterales) se combina con cuadradosya usados para formar una área de cuatro cuadrados. Estos cuadrados comprenden las dos filas del medio y las dos columnas de los extremos para dar el término xz'. La función simplificadaes: F : l , * w , z ,* x z , EJEMPLO 3-6: Simplificar la función de Boole: F: A'B'C' + B'CD' + A'BCD'+ AB'C' El área, en el mapa, cubierta por esta función consisteen los cuadrados marcados con unos en la Figura 3-10. Esta función tiene cuatro variables y como se ha expresadoconsiste en tres térmi- nos' cada uno con tres literales y un término de cuatro literales. Cada término de tres literales se representaen el mapa por dos cuadrados.Por ejemplo, A'B' C' se representapor los cuadrados 0000 y 0001. La función puede simplificarse en el mapa tomando los unos de las cuatro esquinaspara formar el término 8,D,. Esto es posible porque estos cuatro cuadradosson adyacentescuando el mapa se dibuja en una superficie con los bordes superior e inferior, izquierdo y derecho tocándoseentre sí. Los dos unos de mano izquierda en la fila superior se combinan con los dos unos en la fila inferior para dar el término B'C' . EI 1 restante puede combinarse en una área de dos cuadrados para dar el término A' C'D' . La función simplificadaes: 82

l\" r D Figura 3-lO M a p a d e l E j e m p l o3 - 6 ; A ' B ' C ' + B , C D ' + A , B C D , + A B , C , fi : B'D, + B,C,+ A,CD, rj I 3-4 M A P A S D E C I N C O Y S E I S V A R I A B L ES ' / f Los mapas de más de cuatro variables no son simples de usar. El número de cuadrados se hace muy grande y la geometría de combinar cuadrados I adyacentes se complica. El número de cuadrados es siempre igual al nú- rnero de términos mínimos. Para mapas de cinco variables se necesitan 32 cuadrados y para seis variables se necesitan 64 cuadrados. Mapas de siete variables en adelante necesitan muchos cuadrados y son muy im- prácticos de usar. En las Figuras 3-11 y 3-12 se muestran los mapas para cinco y seis variables respectivamente. Las columnas y filas se numeran de la misma forma que la secuencia del código reflejado. El término mínimo asignado a cada cuadrado se lee de esos números. De esta manera el cuadrado en la tercera fila (11) y la segunda columna (001) en el mapa para c i n c o v a r i a b l e s s e n u m e r a 1 1 0 0 1y e s e q u i v a l e n t e a l d e c i m a l 2 5 . P o r t a n t o , este cuadrado representa el término mínimo m2r. El símbolo de letra de cada variable se marca abarcando aquellos cuadrados donde el valor del bit correspondiente al número del código reflejado es 1. Por ejemplo, en B CDE 0 I 3) 2 6 ll '7 ) 4 I il 'fi ;.:l ü 8 9 ll l0 t4 l5 l-t t2 .u ^T :' il { ll 24 25 27 26 30 3l 29 28 q ¡. t l0 l6 t7 l9 t8 22 23 2l 20 1? I E F ü D t I ¡ I Figura 3-11 Mapa de cinco variables ¡ 83 I fr I -/¡

frr DEF A B C 000 00r 0l I 010 110 lti 1 0 1 100 ,7 000 0 3 2 6 5 4 I 001 8 9 u t0 l4 l5 l3 l2 \\C 0lt a1 l5 27 26 30 JI 29 i6 010 l6 17 t9 18 22 l.t 2l 20 ll0 48 49 5l 50 54 )f 53 52 lll )t) 57 59 58 o¿ 63 61 60 'c r 0 1 40 4l 43 /1 46 Á1 45 44 100 1Z )-) 35 34 38 39 37 -to FF Figura 3-12 Mapa de seis variables el mapa de cinco variables, la variable A es un 1 en las últimas dos filas y B es un 1 en las dos filas del medio. Los números reflejados en las columnas muestran la variable C con un 1 en las cuatro columnas de la extrema derecha, la variable D con un 1 en las cuatro columnas del medio y los unos para la variable E, no adyacentes físicamente,,se dividen en dos partes. La asigrración de las variables en un mapa de seis variables se determina de manera similar. La definición de los cuadrados adyacentes para los mapas de las Fi- guras 3-11 y 3-12 deben modificarse de nuevo para tener en consideración el hecho de que algunas variables están divididas en dos partes. Debe pensarse que el mapa de cinco variables consiste en dos mapas de cuatro variables y el mapa de seis variables consiste en cuatro mapas de cuatro variables. Cada uno de estos mapas de cuatro variables se reconocen por las líneas dobles en el centr¿ riel mapa; cada uno de ellos conserva la cer- canía definida cuando se toma individualmente. Además, la línea doble del centro debe ser considerada como el centro de un libro con cada mitad del mapa como una página. Cuando se cierra el libro, los dos cuadrados adyacentes coinciden uno sobre el otro. En otras palabras, Ia línea doble del centro actúa como un espejo ya que cada cuadrado es adyacente, no solamente con sus cuatro cuadrados vecinos, sino con su imagen de espejo. Por ejemplo, el término mínimo 31 en el mapa de 5 variables es adyacente a los términos mínimos 30, 15, 29,23 y 27. El mismo término mínimo en el mapa de seis variables es adyacente a todos esos términos mínimos más el término mínimo 63. 84

1 Tabla 3-l La relación entre el número de cuadrados adyacentesy el número p iF de literales en el término IF li Número de cuadrados Número de literales de un término en un adyacentes mapa de n variables 2k n-2 n:3 n:4 n:5 n=6 n:7 0 I 1 4 5 6 7 I 2 I 2 3 4 5 ó 2 4 0 I 2 3 4 5 5 8 0 I 2 4 4 l6 0 I 2 J 5 32 0 I 2 6 g 0 I - Por inspeccióny teniendo en cuenta la nueva definición de cuadrados adyac€ntes, es posible mostrar que cualquier 2h cuadrados adyacentes p a r a f t : O , 1 , 2 , . . . , n , e n u n m a p a d e n v a r i a b l e s r e p r e s e n t au n a á r e a , n para un término de n-& literales. para que la afirmaóión anterior tenga algun significado,n debe ser mayor que fr. cuando n:h el área total d\"el mapa se combina para dar una función de identidad. La Tabla B-1 muestra la relación entre el número de cuadradosadyacentesy el número de literales en el término. Por ejemplo, ocho cuadradosadyácentesse combinan en-una área del mapa de cinco variables para dar un término de dos literales. EJEMPLO 3-Z: Simplificar la función de Boole: F ( A ,B , C ,D , E ) : > ( 0 ,2 , 4 , 6 , 9 , l , 1 3 ,1 5 , 1 7 , 2 1 , 2 5 , 2 7 , 2 9 , 3 1 ) l - El mapa de cinco variables de esta función, se muestra en la Figura 3-13. cada término mínimo se convierte a un número binario equivalente y los unos se marcan en sus cuaclradosco- rrespondientes.Es necesario ahora encontrar combinacionesde cuadrados adyacentes que resulten en la mayor área posible. Los cuatro cuad¡ados en el centro del mapa de la mitad áerecha se reflejan a través de la línea doble y se combinan con los cuatro cuadradosen el centro del mapa de la mitad izquierda, para dar -término ocho cuadrados adyacentes permisibles equivalentes al BE. Los dos unos en la fila inferior son el ieflejo entre sí con respecto a la línea del centro. combinándolos con los otros dos cua- d¡ados adyacentes,se obtiene el término AD,E. Los cuatro unos e-n la fila superior son todos adyacentes y pueden ser combinados para dar el término A'B'E'. La función simplificada es: F: BE + AD,E + A,B,E, 85

\\-D E Figura 3-13 Mapadel Ejemplo F(A,B, C, D, E) : B-7; > ( 0 , 2 , 4ó , 9 ,l l , 1 3 , 5 , 7 , 2 t , 2 5 , 2 t , 2 9 , 3 t ) , 1 1 = B E + A D , E+ A , B , E , 3-5 S I M P L I F I C A C I O N U N P R O D U C T OE S U M A S DE D Las funciones de Boore minimizadas, derivadasdel mapa en los ejemplos anteriores fueron expresadasen la forma de suma a\" pio¿u\"tos. pequeñamodificación se puede obtene¡ el producto con una ¿e'*rnu.. El procedimiento para obtener una función minimizada en producto * :\"q\"r se desprende-de las propiedades básicas de las funciones Boole. Los unos colocadosen los cuadradosdel ;ó\";pise'ta' de ros tér- minos mínimos de la función. Los términos mínimos no incruidos en Ia función denotan el comprementode una funció. mapa por cuadrados no marcados por unos. si au t ;; i\"p.\".\"ntr' en un -\"ra\"., los cuadrados vacíos con ceros y se combi.,utr .n cuadruáo, aátr;;;;r\"\"álidos, se obtiene una expresión simplificada del complementóde la función es decir de F'. .El complementode F' dará de nuevo la función F. Debidoal teorema generalizadode De Morgan el producto así obtenido qr\"á, automática- mente en la fornra de producto de sumas. La mejor -\"rr\"ru-á\" mostrar esto es mediante un ejemplo. EJEMPI,-O B-8; Simplificar la siguiente función de Boole en (a) suma de productosy (b) productó de sumas. F(A, B, C, D) : >(0, l. 2, 5, g, 9, l0) Los unos marcados.enel mapa de la Figura B_14 represenran *Los to_ dos los términos mínimos de la función. cuadiadosmarcados con ceros representanlos términos mínimos no incluidos en F y por tanto denotan el complementode F. combinando los cuadra_ dos con unos se obtendrá una funció\" .i,optin.\"áu r.r suma de productos: (a) F: B'D' + B,C, + A,C,D B6

E ' I f F CD /B - !9-- e.l -lr C to- $ 00 t-,-] t 0 ;l 0 F lI :¡j il I. in I' ^\\ r--+ l0l ._ 0 OI IE i] I 3.1 D I Figura 3-14 M a p a d e l E j e m p l o3 ' 8 ; F ( A ' B ' C , D \\ : >(0, l, 2, 5, 8, 9, l0) : B' D' + B'C' + A'C' D : (A' + B'XIC'+ D')<B'+ D) si se combinan los cuadradosmarcadoscon ceros,como se muestra err el diagrama, se obtiene la siguiente función simplificada de complemento: F,: AB + CD + BD, Aplicando el teorema de De Morgan (sacándole dual y comple- el mentando cada literal de la manera descrita en la Sección 2-4), se obtiene una función simplificada en producto de sumas: (b) r:(A'+ B')(C'+ D')(B'+ D) La ejecuciónde las expresiones simplificadas obtenidasen el Ejemplo 3-8 se muestran en la Figura 3-15. La expresiónde la suma de productos se ejecuta en (a) con un grupo de compuertas AND una para cada término ANb. Las salidas de IaJ compuertasAND se conectan a las entradas de una compuertaoR. La misma función se ejecutaen (b) en la forma de producto de sumascon un grupode compuertas OR, una para cadatérmino OR' Las salidas de las compuertasOR se conectana la$ entradas de una compuerta AND sencilla. En cada caso se asume que las variables de entrada il\"gutt en forma de complementode tal manera que no se necesitaninverso- tu\"l El patrón de configuración establecido en la Figura 3-15 es la forma general por medio de la cual se ejecuta cualquier función de Boole.Una vez en una de las formas normalizadas las compuertas AND se co- \"*p.\".áda una compuertaOR en el casode suma de productos;las compuer- nectan a tas OR se conectana una sola compuertaAND en el caso de producto de sumas. Cualquiera de las dos configuraciones forman dos niveles de compuertas. Así, la ejecuciónde una función en la forma normalizada se dice que es una ejecuciónde dos niveles. El Ejemplo 3-8 muestra el procedimientopara obtener la simplifica- ción del producto de sumas cuando la función se expresa originalmente en la suma de términos mínimos de la forma canónica. El procedimiento es válido cuando la función se expresaoriginalmente en el producto de 87

- B' A' D' B' ,;, D (a) F - . . . 8 ' D-' B ' C ': A ' C ' D lhr F - tA' I B't t(\" t l) ¡t.[] Dt Figura 3-15 Ejecucióncon compuertas la función del Ejemplo 3-8 de Tabla 3-2 Tabla de verdad de la función F términos máximos de Ia forma canónica. Cónsidérese por ejemplo Ia tabla de verdad que define la función F en la Tabla 3-2. En suma de términos mínimos esta función se expresaasí: F(*,y,z) : )(1, 3,4,6) Como producto de términos máximos se expresaasí: F(r,y, z): fI(0,2,5,7) En otras palabras los unos de Ia función representanlos términos míni- mos y los cerosrepresentan términos máximos. El mapa de esta función los se dibuja en la Figura 3-16. Se puede simplificar esta función marcando y? I' I 00 0l 0 0 I 0 f 11l 0 I I 1 Figura 3-16 Mapa de la función de la Tabla 3-2 88

sEc. 3-6 EJECUCION ON NAND Y NOR C 89 primero los unos para cada término mínimo en que la función sea 1. Los cuadradosrestantesse marcan como ceros. Si por otra parte se da inicialmente el producto de términos máximos se puedecomenzarmarcandoceros en aquellos cuadradosque comprendeIa función; los cuadradosrestantes se marcan con unos. Una vez que se hayan marcado los unos y los ceros, la función puede ser simplificada en cualquiera de las dos formas normalizadas. Para la suma de productosse combinan los unos para obtener: F: x'z * xz' Para el producto de sumas se combinan los ceros para obtener la función simplificada del complemento: F': xz * x'z' lo cual muestraque la función oR-exclusiva es el complemento la función de de equivalencia(Sección2-6). Tomando el complemento F'se obtiene de la función simplificada en producto de sumas: p : (x,.* z')(x + z) Para colocar una función expresadaen producto de sumas en el mapa, se saca el complementode la función y de ella se buscan los cuadradosque se van a marcar con ceros.Por ejemplo,Ia función: F: ( A ' + B , + C ) ( B+ O ) puede colocarseen el mapa obteniendoprimero su complemento: F,: ABC,+ B,D, para luego marcar con ceros los cuadradosque representanlos términos mínimos de F'. Los cuadradosrestantesse marcan con unos. 3-6 EJECUCION ON NAND Y NOR C Los circuitos digitales se construyen más frecuentemente con compuertas NAND y NOR que con compuertasAND y OR. Las compuertasNAND y NOR son más fáciles de fabricar con compuertas y electrónicas son las compuertas básicasusadasen todas las familias de CI lógico digitales. Debido a la importancia de las compuertasNAND y NoR en el diseñode circuitos digitales se han desarrolladoreglasy procedimierrtos para la conversiónde funcionesde Boole en términos de AND, OR y NOT a diagramaslógicos equivalentesen NAND y NoR. El procedimientopara la ejecuciónen dos niveles se presentaen esta sección.La ejecuciónen multiniveles se discu- tirá en la Sección4-7. Para facilitar ldionversión a lógica NAND v NOR es conveniente definir otros dos símbolosgráficospara estas compuertas.En la Figura 3-1?(a) se muestran dos símbolos equivalentes para la compuertaNAND. El símbolo AND inversor ha sido definido precisamente consisteen un símbolo grá- y fico AND seguidode un pequeñocírculo. En vez de lo anterior es posible

F = (xt,z)' AND-inversor lnversor-OR \\ a ) Dos símbolosgráficos para la compuerta \\A\\D F=(-r*-l +z)' I = ¡ ' r ' : ' = ( . r* t , * z ) ' OR-inversor AND-inversor (b) Dos símbolosgráficos para la compuerta NOR J_{ Separador-inversor AND-inversor OR-inversor ', (c) Tres símbolosgráñcospara un inversor figura 3-17 Símbolos gráficos para las compuertas NAND ¡ ). _ -. representar una compuerta NAND por medio de un símbolo gra:-:.-., oR pre- cedido de pequeños círculos en todas las entradas. El símboic, :r..-ersor-oR para la compuerta NAND se deduce a partir del teorema de De \\lorgan y de la convención de que pequeños círculos denotan complemen!acron. De manera similar, hay dos símbolos gráficos para 1a compuerta NoR como se muestra en la Figura 3-17(b). El inversor OR es el símirr:,lo convencional. El inversor AND es una alternativa conveniente que urrliza el teorema de De Morgan y la convención de pequeños círculos en Ias entradas que denotan complementación. Una compuerta NAND o NOR de una entrada se comporra como un inversor. Como consecuencia una compuerta inversor puede cet-lnirse de tres maneras diferentes como se muestra en la Figura 3-1?(cr. Los círculos pequeños en todos Ios símbolos de inversor pueden trasferirse al terminal de entrada sin cambiar la lógica de la compuerta. se debe resaltar que los símbolos alternos para las compuertas NAND y NoR deben dibujarse con pequeños triángulos en todas las terminales de entrada en vez de los círculos. un pequeño triángulo es un indicador de la polaridad de Ia lógica negativa (ver Sección 2-8 y Figura 2-11). Con pequeños triángulos en los terminales de entrada, el símboio gráfico denota una polaridad de lógica negativa para las entradas, pero ia salida de la compuerta (un triángulo) debe tener una asignación de lógica positiva. En este libro, se prefiere usar la lógica positiva y emplear pequeños círculos cuando sea necesario con el fin de denotar complementación. Ejecución con NAND La ejecución de una función de Boole con compuertas NAND requieren que la función sea simplificada en la forma de suma de productos. Para ver la 90

f \\q U Q l¡¡ T I 'd .oq F @ h! \\a uQ k¡ 9l

r.s 92 S I M P L I F I c A c I o N E L A S F U N c I o N E SD E B o o L E D CAP. 3 relación entre una expresiónde suma de productosy su ejecuciónequiva- lente en NAND, considérenselos diagramas de lógica áibu;ados ón la Figura 3-18.Todos los tres diagramasson equivalentes ejecutanla función: y F:AB+CD+E La función se ejecuta en la Figura 3-18(a)en la forma de suma de productos con compuertas -o_I v AND. En (b) las compuertasAND se remplazan por compuertas NAND, y la compuerta oR se remplaza por la compuerta NAND con un símboloinversor oR. La variableE por sí sola se complementa y se aplica a la compuertainversor oR del segundonivel. se deüetener en cuenta que un pequeñocírculo denota complementación.Así, dos cí¡culos en la misma línea representan doble complementación ambospuedenanu- y larse. El complemento de.E pasa por_unpóqueñocírculo ro cual cbmple-é\"iu la va¡iable de una vez más para producir ei valor normal de E. euiianá; io; círculos pequeñosen las compuertas de la Figura B-1g(b)se-p.oduce ei circuito en (a). Así, los dos diagramas ejecutan la misma funóión y son equivalentes. En la Figura 3-18(c),la compuertaNAND de salida se puederedibujar con su símbolo convencional. La compuerta NAND de una sola entrada complementa la variable E. Es posible quitar este inversor y aplicar E, directamente a la entrada de la compuerta NAND de segundonivel. El diagrama en (c) es equivalenteal de (b) el cual es equivalentea su turno al diagrama (a). Las compuertasAND y oR han sido cambiadas compuer- a tas NAND con una sola variable E. cuando se dibujan los diagramásen lógica NAND son aceptables(b) o (c). El diagramade la figura (ú, sin embargo, representauna relación más directa u I\" u*pre.ión d]eBoole'que ejecuta. . La ejecución con.NANP,9n la Figura B-1g(c)puede verificarsealge- braicamente.La función NAND que sJ ejecutap,r\"d. ser convertida fácil- mente a una forma de suma de productos mediante el uso del teorema de De Morgan. P:l(AB)' .(CD)' . 8,), : AB + CD + E De la trasformaciónmostradaen la Figura B-1gse concluyeque la fun- ción de Boole puede ejecutarse con dos niveles de compuertas ñAND. La regla para obtener el diagrama de lógica NAND a partii de una función de Boole es de la siguientemanera: 1. simplificar la función de Boole y expresarlaen suma de productos. 2. Dibujar una compuerta NAND por cada término del producto de la función que tenga por lo menos dos literales. Las entradas a cada compuerta NAND son los literales del término. Lo anterior constituye un grupo de compuertas de primer nivel. 3. Dibujar una compuertaNAND en el segundoniver, (usandoel sím- bolo gráfico de inversor AND o inversor oR con las entradas que provienen del primer nivel de compuertas. 4. un término con un solo literal requiereun inversor en el primer ni- .- vel o ser complementado primero y aplicado como entráda a una \\ compuerta NAÑD del segundonivel.

sEc. 3-6 EJECUCION ON NAND Y NOR C 93 Antes de aplicarse estas reglas a un ejemplo específico,debe mencionarse que hay una segunda forma de ejecutar una función de Bo<llecon compuertas NAND. Recuérdese que si se combinan los cerosen un mapa, se obtiene la expresiónsimplificada del complementode la función en suma de productos. El complementode la función puede ejecutarsecon dos niveles de compuertas NAND usando las reglas establecidasanteriormente. Si se desea una salida normal. debe ser necesariocolocar una NAND de una entrada o compuerta inversor para generar el valor verdaderode Ia variable de salida. Hay ocasionescuando el diseñadorquiere generarel complemento de la función para las cuales este método es más aconsejable. EJEMPLO 3-9.' Ejecutar la siguiente función con compuertas NAND: F(t,y, z) : )(0, 6) El primer paso es simplificar la función en la forma de suma de productos.Esto se logra con el mapa mostradoen la Figrrra3-19(a). Hay solamente dos unos en el mapa y no pueden combinarse.La función simplificada para este ejemplo en suma de productos es: F: x'y'z' * xyz' La ejecucióncon NAND con dos niveles se muestra en la Figura 3-19(b). En seguidase trata de simplificar el complementode la función en suma de productos. Esto se hace combinandolos ceros en el mapa: F':x'y+ry'*z Las compuertasNAND con dos niveles, para generarF', se muestran en la Figura 3-19(c). Si se requiere la salida F, es necesario agregar una compuerta NAND de una sola entrada para inverti¡ la función. Esto dará una ejecuciónde tres niveles. Se asume que las variables de entrada se pueden obtener en las formas normales y de complemento.Si sólo se obtienen en una forma será necesario colocar inversores en las entradas, lo cual agregaríaotro nivel a los circuitos. La compuerta NAND de una sola entrada asociadacon la sola variable z puede eleminarseen el caso de que la entrada se cambiea e'. Ejecución con NOR La función NOR es el dual de la función NAND. Por esta raz6n, todos los procedimientosy reglas para la lógica NOR son el dual de los correspondien- y tes procedimientos reglasdesarrolladas para la lógica NAND. La ejecución de una función de Boole con compuertas NOR requiere que la función se simplifique en la forma de producto de sumas. Una expre- sión de producto de sumas especifica un grupo de compuertas OR para la

j' t'z Y00 0l lt i0 0 I 0 0 0 F = r' jJ z' * x!.2' F-'= x'.v*,rr\" # : \"{' 0 0 0 \\_YJ (a) Simplificación del mapa en suma de productos. .X _f ( b ) F = - r ' . r , ' -* ' . r r ' : ' - { c ) 1 . ' = ¡ ' . r '* x , l ' * : Figura s-19 Ejecuciónde la función del Ejemplo 3-9 con compuertas \\o-y suma de té¡minos, seguida de una compu_erta AND para generar el produc- to. La trasfo¡maciónder diagrama o[-'eNo ar Noñ-ño'l re dibuja en la Figura 3-20. Es similar a la irasforÁ\"\"ió\" NAND discutida anteriormente exceptoque ahora se usa la expresiónde suma de productos: F: (A + B)(C+ D)E r-a-reglapara obtenerel diagrama lógico NoR puede derivarsede esta trasformáción. de una función de Boole EI .i-il;;;;l.ir\" .dÁuNexD de tres pasoscon la diferencia. de .que la expresiónsimplificada ducto de.sumas y los términos de la. .rru. en pro- NoR de primer niver son los términos de suma. un término \"ornp.r\"rtas riteralilq\"i!r\" una NoR de \"ort.r.,'.olo n A p A B B C C F C F D D f:' E (a) (h) rcr Figura 3-2O Tres manerasde ejecutarF: (A + B)(C + DrE 94

r' EJECUCION ON NAND Y NOR C s E c .3 - 6 €er complementada aplicada y una sola entrada, o compuerta inve¡sora,o nivel' áii\"\"t\"to\"\"te a la compu;rta NOR de segundo po- una segund\" ;\":\";; á; ejecutar la función con compuertas NOR dría ser el usar f\" para el complemento de la función \"\" li:91:l: \"ü.\".1¿\" para F'- y una eJecucron á\" .\"r\"\"r. Esto dará una ejeiución de dos niveles el caso dó necesitarse salida la F normal' á\" i*\" \"itJ\". t e \"n r e l p r o d u c t o d e S u m a s s i m p l i f i c a d o a p a r t i r d e u n m a p a ' Paraob ne y luego complementarIa fun- es necesariocombinai los ceros en el mapa ción. para obtener ia erpre.ión en producto de sumas simplificadas para el mapa ;i';;;pl;;ento de la función, es necesariocombinar los unos en demuestrael pro- y luego complemen; I\" funciór,. El siguiente ejemplo cedimientopara una ejecucióncon NOR' EJEMPL|S-10:EjecutarlafuncióndelEjemplo3-9con compuertasNOR. Pri- El *;;';; esta tunción se dibuja en la Figura 3-19(a). para obtener: mero, se ¿áU\"n combinar los ceros en el mapa F':x'yrry'12 de productos' Se Este es el complementode la función en suma complemenü i:i pur\" obtener la función simplificada en producto desumasdelamaneranecesariaparalaejecuciónconNoR: F: (x + y')(x' * y)z' se muestra en La ejecuciónde dos niveles con compue¡tas.NOR El término con un solo literal z, requiereuna com. la Figrrra3-21(a). Esta com- prárt\" Nón d\"'\"\"a sola entrada o compuertainversora. entrada z a la puerta puede quitarse Para¿plicar directamente la fntrada de la óompuert-a NOR de segundonivgl' partir de la fun- u\"\" .\"g\";á;-?or-u de ejecució.,e. porible a ción en práducto de surnas' Para este caso combíneseprimero los unos en el mapa con el fin de obtener: F: x'y'z'* xYz' v (¿)F+(x+1t¡1x'+y)z' (b)F'= (¡ + -r'+ z) (x' * r\" + z) Figura 3-21 Ejecución con compuertas NOR

t- Tabla 3-3 Reglas para la ejecución con NAND v NOR Número de Función a Forma normal Como Ejecutarse niveles Caso simplificar de usar derivarla con de F (a) F Sumade productos Combinelos unosen el mapa NAND 2 (b) F' Suma de productos Combinelos ceros el mapa en NAND J (c) F Producto de sumas Complemente en (b) F' 2 NOR (d) F' Productode sumas Complemente en (a) F NOR J Esta es la expresiónsimplificada en suma de productos. Se complementa esta función para obtener el complementode Ia función en producto de sumas que es la forma requerida para la ejecución con NOR: F':(xty*z)(.x,*y *z) La ejecución de los dos niveles para F' se muestra en la Figura 3 - 2 1 ( b ) . S i s e d e s e a l a s a l i d a F , e s t a puede ser generada con un inversor en el tercer nivel. La Tabla 3-3 resume los procedimientos para la ejecución con NAND y NoR, no se debe olvidar simplificar la función corr el fin de reducir el núme¡o de compuertas en la ejecución de funciones. Las formas normalizadas obtenidas de los procedimientos de simplificación p<)r mapas se aplican directamente y son muy útiles cuando se está tiabaianáo con lógica NAND o NOR. 3-7 OTRAS EJECUCIONES ON DOS NIVELES C Las clas-es compuertas más encontradas a menudo en circuitos integra- de do_s-1o1 NAND y NoR. Por esta razón,las ejecuciones lógica Neño las de y NoR son las más importantes desde er punto de vista práctióo. Algunas compuetas NAND y NoR (pero no todas) permiten la posibilidad dé una conexión entre las salidas de las dos compuertaspara próducir una función lógica específica.Este tipo de lógica se lláma lógica dé cableado.por ejemplo, las compuertas NAND TTL de colector aÉierto, una vez conectadas juntas producen la lógica AND de cableado.(La compuerta TTL de colector abierto se muestra en el Capítulo 18, Figura 1g-11). lógica AND cableada ia ejecutada con dos compuertas NAND ie ilustra en la'Figura B-22(a). La compuerta AND se dibuja con las líneas de entrada atraiesando la compuerta hasta el centro para distinguirla de una compuerta comercial. La compuerta AND cableada no es una compuerta física sino solamente un símbolo_paradesignar la función obtenida de la conexión cablead\" qu\" .\" indica. La función lógica ejecutadapor er circuito de la Figura B-22(a)es: P: (AB)'.(CD)' : (AB + CD)' 96

r¿ ¡ F=(AB+CD)' F=tG+B)(C+D) ,¡ it !- (a) AND-cableado en compuertas NAND (b) OR-cableado en compuertas ECL TTL de colector abier¡o (AND.ORINVERSOR) (OR.AND NVERSOR) I Figura 3-22 Lógica de cableado y se llama una función AND-OR inversor (o invertida). De manerasimilar la salida NoR de las compuertas ECL puedenunirse tcdas para conformaruna función cableadaoR. La función lógica ejecutada por el circuito de la Figura 3-22(b)es: r : ( A + B ) ,+ ( C + D ) ,: l ( A + B ) ( C+ D ) 1 , y se llama función (OR-AND) inversor (o invertida). , una compuerta de lógica alambrada no produce una compuerta fisica de segundonivel ya que se trata solamente de una conexión. sin embargo, para propósitos de discusión se consideran los circuitos de la Figura 3-22 como ejecuciones dos niveles. El primer nivel consisteen compuer- de tas NAND (o NoR) y el segundonivel tiene una compuertasencilla ÁNn (u oR). La conexión cableadadel símbolo gráfico se omitirá en las discu- sionessubsiguientes. Formas no degeneradas Es instructivo desde el punto de vista teórico encontrar cuantas combinacionesde compuertasde dos niveles son posibles. Se considerancuatro tipos de compuertas:AND, OR, NAND y NOR. Si se asignaun tipo de compuertas para el primer nivel y uno para el segundose encuentra que existen 16 combinacionesposibles de formas de dos niveles. (El mismó tipo de compuerta puede estar en el primer y segundo niveles como en utta é¡ec.r- ción con NAND-NAND). ocho de estas funcionesse les llama formas degeneradas.Esto puede verse de un circuito con compuertas y en el primer nivel y una compuertaY en el segundonivel. La salida del circuito ei simplemente la función Y de todas las variables de entrada. Las otras ocho formas no degeneradosproducen formas de ejecución en suma de productos o producto de sumas. Las ocho formas no degeneradas son: AND-OR OR-AND NAND-NAND NOR-NOR NOR.OR NAND-AND OR-AND AND.OR 97

98 S I M P L I F I C A C I OD E L A S F U N C I O N E S E B O O L E N D CAP. 3 La primera compuerta de cada una de las formas listadas constituye el primer nivel de la ejecución.La segundacgmpuertade la lista es una sola compuerta colocadaen el segundonivel. Nótese que cualquier par de formas de la lista son duales entre sí. Las formas AND-OR y OR-AND son las dos formas básicasde dos ni- velesdiscutidasen la Sección3-5. Las NAND-NAND y NOR-NOR se introdujeron en la Sección3-6. Las cuatro formas restantesse investigan en esta sección. E j e c u c i ó nc o n A N D - O R i n v e r t i d a La dos formas NAND-AND y AND-NOR son formasequivalentes pueden y ser tratadas conjuntamente.Ambas realizan la función AND-OR invertida de la manera mostrada en la Figura 3-23.La forma AND-NOR se parecea ¡.'t\\sr la forma AND-OR con una inversión hecha fror un pequeñocírculo a la salida de la compuertaNOR. Esta ejbcuta la función: F: (AB + CD + E)' Usando el símbolo gráfico alterno para la compuerta NOR se obtiene el diagrama de la Figura 3-23(b).Nótese 1ue la sola variable E no es complementada porque el único cambio hecho ps el símbolo gráfico de la compuerta NOR. Se trasladan los círculos del terminal de entrada de las compuertas de segrrndonivel a los terminales de salida de las compuertas del primer nivel. Se necesitasolamenteun inversorpara que la sola variable mantenga el círculo. Otra alternativa es quitar el inversorsiemprey cuandola entrada E esté complementada. circuito de Ia Figura 3-23(c)es una forma NAND- El AND, se muestraen la FiguraS-22con el fin de ejecutarla función AND-OR invertida. Una ejecucióncon AND-OR requiereuna expresiónen suma de productos. La ejecucióncon AND-OR invertida es similar exceptopor la inversión (negado). Por tanto, si el complementode una función se simplifica en suma de productos (combinandolos cerosen el mapa), es posibleejecutarF' con la parte AND-OR de la función. Cuando F' pasepor la inversión de salida siemprepresente,se generarála salida F de la función. Un ejemplo de una ejecucióncon AND-OR invertida se mostrará más adelante. E j e c u c i ó nc o n O R - A N D i n v e r t i d a Las formas OR-NAND y NOR-OR realizan la función OR-AND invertida como se muestra en la Figura 3-24.La forma OR-NAND se parecea la forma OR-AND exceptopor la inversión hecha por el círculo en la compuerta NAND. Ella ejecutala función: F : l ( A + B ) ( C+ D ) E ) ' , Mediante el uso de un símbolográficoalterno para la compuertaNAND se obtiene el diagrama de la Figura 3-24(b).El circuito en (c) se obtiene moviendo los círculos pequeños de las entradas de la compuerta de se-

z z z I Q -1- IA v\\ é:kffi l\\ z.= zY -- z ^ O N u0 z z (! ¡ ll ,: v \\ ;l r ;! t l1 { f IJ 99 J I I

+ z:- ia + U + - E 49 z xz ú O $ N ¡r D' z? z too

sEc.3-7 O T R A SE J E C U C I O N EC O N D O S N I V E L E S I O I S gundo nivel a las salidas de las compuertas de primer nivel. El circuito de [a Figura B-24(c)en una forma NOR-OR se muestra en la Figura 3-22 para ejecutar la función OR-AND invertida. La ejecución OR-AND invertida requiere una expresión en producto de sumas. Si el complemento de la función se simplifica en producto de sumas se puedeejecutarF' con la parte OR-AND de la función. Una vez que F' oase poi ta parte de inversión se obtieneel complemento F'osea F ala salida. de Tabla sumarioY ejemPlo La Tabla 3-4 resume los procedimientos para la ejecuciónde funcionesde Boole en cualquiera de las cuatro formas de dos niveles' Debido a la parte de INVERSION, en cada caso es convenienteusar Ia simplificación F' (el complemento)de la función. Cuando se ejecuta F' en una de estas formas .\" oLti\"tr\" el complementode la función en la forma AND-OR u OR-AND. Las cuat¡o formas de dos niveles invierten esta función dando una salida que es el complementode F'. Esta última es la salida normal F. Tabla 3-4 Ejecución con otras formas de dos niveles Forma Ejecuta Simplifique Para obtener equivalente la F' una salida no degenerada función en de (a,l (b)* AND-NOR NAND-AND AND-OR-INVERTIDA Sumadeproductos F combinando los cerosen el mapa OR-NAND NOR-OR OR-AND-INVERTIDA Productodesumas combinandolos unos en el mapa y luego complementando. *La forma (b) requiere una compuerta NAND de una ent¡ada a una NOR (inversor) para el término de un solo literal. EJEMPLO 3-11: Ejecútese la función de la Figura 319(a) con las cuatro formas de dos niveles listados en la Tabla 3-4. El complemento de la función se simplifica en suma de productos combinando los ceros del mapa: F':x'y*ry'*z La salida normal de esta función puedeser expresadacomo: F:(x'y*ry'*z)'

AND-NOR NAND-AND ( a )F = ( - r ' r* , r r ' ' * : ) ' , )' Z -r )' z OR.NAND NOR-OR ( b ) . r : = [ ( \" x1 -. t ' * z ) ( x ' + 1 ' + : ) ) ' Figura 3-25 Otras ejecuciones de dos niveles la cual está en la forma AND-OR invertida. Las ejecuciones con * !a AND-NOR y NAND-AND se muestranen la Figura 3-25(a).Nótese ry -* que una NAND de una entrada o compuertainversorase necesita para la ejecucióncon NAND-AND, pero no en el casoAND-OR. El inversor puede eliminarse si se aplica una variable de entrada z' en vez d,ez. Las formas OR-AND invertida requierenuna expresiónsimpli- ficada del complemento de las funciones en producto de sumas. Para obteneresta expresiónse debencombinar los unos en el mapa: F: x'y'z'* ryz En seguidase toma el complementode la función: F,:(r*y*z)(x,+y,*z) La salida normal F puede ahora expresarse la forma: en F:l(x * y * z ) ( x '+ y ' + z ) f , la cual está en la forma OR-AND invertida. A partir de esta expre- sión se puedeejecutar la función en las formas OR-NAND y NOR- OR como se muestra en la Figura 3-25(b). to2

3-8 CONDICIONES DE NO IMPORTA Los unos y ceros en el mapa significan la combinación de variables que hacen la función igual a 1-ó 0 respect-ivamente. Las'combinaciones se obtienen comúnmente de una tabla de verdad que lista las condiciones bajo las cuales la función es 1. Se asume que la función sea igual a cero bajo cualquier otra condición. Esta suposición no es siempre verdadera ya que hay aplicaciones donde ciertas combinaciones de variables de entrada nunca ocurren. Un código decimal de cuatro bits, por ejemplo, tiene seis combinaciones que no se usan. Cualquier circuito digital que use este código, opera bajo la suposición de que esas combinaciones no usadas nunca ocurren, siempre y cuando el sistema esté trabajando adecuada- mente. Como resultado, no importa lo que sea la salida de la función para estas combinaciones de variables ya que se garantiza que nunca ocurri- rán. Estas condiciones de no importa pueden usarse en un mapa para lograr una mejor simplificación de la función. Se puede hacer énfasis en que la combinación de no importa no puede ser marcada con un 1 en el mapa ya que ella implica que la función sea I para esa combinación de entrada. De la misma manera colocar un cero requiere que la función sea cero. Pára diferenciar las condiciones de no importa de los unos y ceros se usará una X. Cuando se escogen cuadrados adyacentes, para simplificar la función en el mapa, se asume que la X sea 1 ó 0 según lo que produzca la expresión más simple. Además, no se necesita usar la X si esta no contribuye al cu- brimiento de una área mayor. En cada caso, la alternativa depende solamente de la simplificación que se puede lograr. EJEMPLO 3-12: Simplificar la función de Boole: F(w, x, y, z) : >( l, 3, 7, I l, 15) y las condicionesde no importa: d(w, x, y, z) : >(0, 2, 5) Los términos mínimos de F son .las combinacionesde variables que hacen la función igual a 1. Los términos mínimos de d son las combinacionesde no importa que se conoce que nunca ocurren. La minimización se muestra en la Figura 3-26.Los términos mí- nimos de F se marcan con unos y aquellos de d se marcan con una X y los cuadradosrestantes se llenan con ceros. En (a) los unos y las X se combinan de una forma convenientetal que se abarque el mayor número de cuadradosadyacentes.No es necesario incluir todas o algunas de las X sino aquellas que sean úti- les para la simplificación de un término. Una combinaciónque da una función mínima incluye una X y deja dos por fuera. Esto dará como resultado una función simplificada en suma de productos. F: w'z * yz t03

\"yi ya 00 01 ll l0 00 0l )1 ,f ñ.l X i- -l t X 0( it I X 0l 0 r _'J 0 I 0 0 t 0 0 0 lr'1 I I tr ol 0 0 0 I 0 ll loi _f 0l io ( a ) C o m b i n a n d ou n o s y X F: u'z +,,2 (b) CombinandocerosyX I':z(u, ly) Figura 8_26 Ejemplo con condiciones de no importa En (b), los ceros se combinan con cuarquier X convenientepara simplificar el. complementode ra función. Los mejoresresultados se obtienen si se incluyen las X de la mane¡a mostrada. La fun- ción complementada simplifica para dar: se F':z'+wy' complementándola de nuevo se obtiene una función simplificada en producto de sumas: F:z(w,*y) Lu! dos expresiones obtenidas en el . Ejemplo 3-12 dan dos funciones, las cuales se pueden demostrar como algebrui\"u**ü iguutur. { Este no es rt siempre el caso cuando intervienen cond*iciones d\" iirporta. De hecho, \\ si una X se usa como 1, cuando se combinan los unos \"; ;;\" 0 cuando se combinan los ceros, las dos funciones resultantes ,ro proáu.irán \" respuestas iguales algebraicamente. La selección de la condiiio\"'ae no importa qomg 1 en el primer caso y como 0 en el segundo,resurta en expresiones de diferentes términos mínimos y por tanto en diferentes -En'la f'unciones. Esto puede versedel Ejemplo 3-12. solución del mismo la X escogida como 1. no se escogiócomo cero. Ahora, -si en la Figura 3_26(a) el término u'z'en vez de u'z se obtienede todas rorria. una .\" \".iog\" tunción minimizada: F: w'x' I yz Pero que no es algebraicamente igual a la obtenida en producto de sumas porque la misma X se usa como 1 en la primera minimización y como cero en la segunda. Este ejemplo demuestra también que una expresión con un mínimo de literales no es necesariamente única. Algunas veces el diseñador se encuentra con una alternativa entre dos términos con un número igual de literales, tal que la escogencia de cualquiera resulta en una expresión minimizada. t04

3-9 E L M E T O D O E LT A B U L A D O D EI método del mapa para simplificación es conveniente siempre y cuando el número de variables no exceda de cinco o seis. A medida que el número de variables aumenta el número excesivo de cuad¡ados impide una selec- ción razonable de cuadrados adyacentes. La desventaja obvia del mapa es esencialmente el procedimiento de prueba y error que depende de la habilidad del usuario humano para reconocer ciertos patrones. Para funciones de seis o más variables es muy dificil estar seguró que realmente se hizo la mejor selección. El método del tabulado elimina la anterior dificultad. Este se trata de un procedimiento específico paso a paso que se garantiza para producir una expresión de forma normalizada y simplificada. Este se puede aplicar a problemas con muchas variables y tiene la ventaja de ser adecuado para cómputos con máquina. Sin embargo es un poco tedioso para uso humano y propenso a errores debido a un proceso rutinario y monótono. El método del tabulado fue formulado primero por Quine (3) y más tarde mejorado por McCluskey. EI método de simplificación consiste en dos partes. La primera es encontrar mediante una búsqueda muy cohpleta de todos los términos can- didatos de inclusión en la función simplificada. Estos términos se llaman primeros-implicados. La segunda opdración es escoger entre los primeros implicados aquellas que dan una expresión con el menor número de lite- ra les. 3-10 DETERMINACION LOSPRIMEROS PLICADOS* DE IM El punto de partida del método del tabulado es la Iista de términos míni- mos que especifican la función. La primera operación de tabulado es buscar los primeros implicados para usarlos en el proceso de apareamiento. Este proceso compara cada término mínimo con cada uno de los restantes términos mínimos. Si dos términos mínimos difieren en solamente una variable, esa variable se elimina para encontrar un solo término con un literal menos. Este proceso se repite para cada término mínimo hasta que se complete el proceso completo de búsqueda. El ciclo del proceso de apareamiento se repite para aquellos términos nuevos encontrados. Se con- tinúa con el tercer y subsiguientes ciclos hasta el paso por un ciclo no produzca nuevas eliminaciones de literales. Los términos restantes y todos los términos que no se aparearon durante el proceso, constituyen los primeros implicados. El método del tabulado se ilustra por medio del ejemplo siguiente: EJEMPLO 3-13: Simplificar la siguiente función de Boole usandoel método del tabulado: F: ) ( 0 , 1 , 2 , 8 , 1 0 l, l , 1 4 ,1 5 ) * Esta sección y la siguiente pueden ser omitidas sin perder continuidad. 105

/06 S I M P L I F I C A C I O N L A S F U N C I O N ED E B O O L E DE S CAP, 3 Paso 1: Agrupar la representación binaria de los términos mínimos de acuerdo al número de unos contenido de la manera mostrada en la Tabla 3-5 columna (a). Esto se hace agrupando los términos mínimos en cinco secciones separadas por líneas horizontales. La primera sección contiene el número sin unos en é1. La segunda sección contiene aquellos números que tienen so- Iamente un uno. La tercera, cuarta y quinta sección contienen aquellos números binarios con dos, tres y cuatro unos respecti- I vamente. Los decimales equivalentes de los términos mínimos se colocan a todo lo largo para identificación. Paso 2: Cualquier par de términos mínimos que difieren entre sí solamente por una variable, se pueden combinar y las variables no apareadas eliminar. Dos números de término mínimo caen dentro de esta categoría si ambos tienen el mismo valor de bit en todas las posiciones excepto en una. Los términos mínimos en una sección se comparan con aquellos de Ia siguiente en adelante ya que dos términos que se diferencian en más de un bit no se pueden aparear. El término mínimo de Ia primera sección se compara con cada uno de los tres términos mínimos de la segunda sección. Si hay dos términos iguales en todas las posiciones excepto en una, se marcan a la derecha de ambos términos mínimos g i*'\"tl,l;13:,x11\"\"1-?i\"i::?\\?$\" ffit*'#'\";';fi \\ (b) de la tabla. La variable eliminada durante el proceso de apareamiento se remplaza por un guión en su posición original. En Tabla 3-5 Determinación de los primeros implicados para el Ejemplo 3-13 (a) (b) (c.) wxyz u'x,y2 w xyz 0 0000 \\/ 0, 1 000- 0,2,8,10 - 0 - 0 o) 00 - 0 0,8,2,10 - 0 - 0 r 0001 0,8 -000 1 0 ,l l , 1 4 ,l 5 l-l- 2 0010 1 0 ,1 4 ,1 1 ,l 5 l-l- 1000 2, l0 -0 r 0 v 8, l0 l0-0 f l0 1010 \\/ t0,ll l0l ll l0ll v 10,14 l - l 0v t4 lll0 \\/ It. 15 r-l r v 15 llll \\/ 1 4 .l 5 l l l - \\/

S E C .3 . 1 0 D E T E R M I N A C I O N L O S P R I M E R O SM P L I C A D O S O 7 DE I I este caso mo (0000)se combina con mr (0001)para formar (000-). Esta combinación equivalente la operación es a algebraica: mo I m, : w' x'Y' z' I w' x'Y' z : w' x'l' El término mínimo ¡n0 se combina con m2 para formar (00-0) y con m8 para formar (-000). El resultado de esta comparación se c o l o c a .e n l a p r i m e r a s e c c i ó n d e l a c o l u m n a ( b ) . L o s t é r m i n o s m í - nimos de las secciones dos y tres de la columna (a) se comparan en seguida para producir los términos Iistados en la segunda sec- c i ó n d e l a c o l u m n a ( b ) . T o d a s l a s o t r a s s e c c i o n e sd e ( a ) s e c o m - paran de manera similar y las secciones subsecuentes se forman en (b). Este proceso de comparación dará como resultado cuatro s e c c i o n e sd e ( b ) . Paso 3: Los términos de la columna (b) tienen solamente tres variables. Un l debajo de la variable significa que no es tildada, un 0 significa que es tildada y un guión significa que no se incluye en el término. El proceso de búsqueda y comparación se repite para los términos en la columna (b) para formar los dos términos variables de Ia columna (c). De nuevo. los términos en cada sec- ción necesitan compararse solamente si tienen guiones en la misma posición. Nótese que el término (000-) no se aparea con cualquier otro término. Por consiguiente, este no tendrá marca a su derecha. Los equivalentes decimales se escriben a mano derecha de cada entrada para propósitos de identificación. EI proceso de comparación debe Ilevarse a cabo de nuevo en Ia columna (c) y en Ias columnas subsiguientes siempre y cuando se consiga el apareamiento adecuado. En el ejemplo presente, la operación para en la tercera columna. Paso 4: Los términos no marcados en la tabla forman los primeros implicados. En este ejemplo tenemos el término r¿\"¡'y' (000-) en la columna (b) y los términos x'z'(-0-0) y uy (1-1-)en la co- Iumna (c). Nótese que cada término de Ia columna (c) aparece dos veces en la tabla y cuando el término forme un primer implicado es innecesario usar el mismo término dos veces. La suma de los primeros implicados dará una expresión simplificada de la función. Esto es debido a que cada término marcado en Ia tabla se ha tenido en cuenta para la entrada de un término más sencillo en la columna subsecuente. Así, las entradas no marcadas (primeros-implicados) constituyen los términos dejados para formular la función. Para el ejemplo presente,Ia suma de los primeros implicados dará la función minimizada en suma de productos: F:w'x'y'*x'z'*wy Vale la pena comparar la anterior respuesta con la obtenida mediante el método del mapa. La Figura 3-27 muestra la simplificación por mapa de esta función. Las combinaciones de los cuadrados advacentes dan los

)': y 00 0i 1l l0 _ll 00 E 'l Lr 0l II il tl I t''{ Tl I'o l L' tr 7 Figura 3-27 Mapa de la función del Ejernplo3-13;tr': w,x,t,,*x,2,+uy tres primeros implicados de la función. La suma de estostres términos es la expresiónsimplificada en suma de productos. Es importante señalar.gle 9l Ejemplo B-18 fue escogido a proposito para d,ar una función simplificada a partir de una \"d. *o*u primerós im_ p\\icados. En \\a mayoria de los casos \\a suma de los primeros impricados no necesariamenteform-anla expresión con el número *írri,,'o de términos. Esto se demuestraen el Ejemptó a-t+. La tediosa manipulación que se debe hacer cuando se usa el método del tabulado se reduce si la cómparaciónse hace con números decimales en vez de binarios. se mostrará áhora un método qu. u.\" la resta de nú_ meros decimales en v:z de comparar y aparear números binarios. Nótese que cada 1 en un n:mgo binario representa el coeficiente multiplicado por una potencia de 2. cuando dos términos mínimos son iguales tod\", las posicionesexcepto en una, el término mínimo con el 1 extra \"r, ser debe más grande,_ el número dei otro térmiho mínimo, que en una potencia de 2. Por tanto, dos términos mínimos se pueden cambia¡ 'potencia si ei nrimero del pri_ mer término mínimo difiere. po.r yna de 2 de un segundo número Tay.or de la siguiente sección inferior de la tabla-sliir.tr\"rá este proce_ dimiento repitiendoel Ejemplo 3-18. como se muestra en la Tabla 3-6 columna (a), los términos mínimos se arreglan en secciones como se hizo anteriormeni; ;;\";;t\" que se listan solamente los decimalesequivalentesa ros té¡minos ;i;i;\"r. El proceso de comparar los términos mínimos es como sigue: inspecciónese todo par de números decimales en seccionesadyacentesde la tabla. si el número de la sección inferior es mayor que er número de la sección superior por una potenciade 2 (por ejemplo1,2,4, g, 16, etc.) márquese para demostrarque han sido usadosy escróalos ambosnúmeros .\" t\"'\"olr-na (b). Er par de números trasferidos a la colum\"\" (¡) incluyen u;-;;;;\", número en paréntesis que designa la potencia de 2 por la cual difieren los números. úl numero en paréntesisdice la posición der guión en la notación bina_ ria. El resultado de la comparaciónde la colu\"mn; (\"i ¡; muestra en la columna (b). .. !\" comparación,entre secciones adyacentesen la columna (b) se realiza de manera similar, excepto qu\" .oi\",'\"nte se comparan aquelrostér- t08

Tabla 3-6 Determinaciónde los primeros-implicados Ejemplo 3-13 del con notación decimal (a) (b) (c) 0v 0 ,l(l) 0,2, 8, r0 (2,8) 0,2 (2) \\/ 0 , 2 , 8r 0 , (2,8) lv 0,8 (8) v 2t/ 1 0 l, r , 1 4 , 5 ( 1 , 4 ) l 8v 2, l0 (8) 1 0 l, l , 1 4 ,l 5 ( 1 , 4 ) 8, l0 (2) l0 10, l (r) r ll , t0, t4 (4) t4 l l, 15(4) 15v 1 4 ,l 5 ( l ) \\ minos con el mismo número en paréntesis.El par de númerosen una sec- ción debe diferir por una potencia de 2 del par de númerosen Ia siguiente sección. Y los números en la sección inmediatamente inferior deben ser mayores para poder lograr la combinación. En la columna (c) escríbase todos los cuatro números decimales, con los dos números en paréntesis como indicadoresde la posición de los guiones.Una comparaciónde las Tablas 3-5 y 3-6 podría ser útil para comprender las derivacionesde la Tabla 3-6. Los primeros implicados son aquellos términos no marcados en Ia tabla. Son los mismos que los encontradosanteriormenteexcepto que es- tán dados en notación decimal. Para convertir la notación decimal a binaria conviértasetodos los números decimalesen el término a binarios y luego colóquese guión en aquellas posicionesdesignadas un por los núme- ros en paréntesis.Así 0,1 (1) se convierte a binario como 0000,0001; un guión en Ia primera porción de cada número ¡esultará en (000-). De la misma manera, 0, 2, 8, 10 (2, 8) se convierte a la notación binaria 0000, 0010, 1000y 1010,y un guión colocadoen las posiciones2 y 8, dará como resultado (-0-0). EJEMPLO 3-14: Determinar los primeros implicados de Ia función: F ( w ,x , y , e ) : ) ( 1 , 4 , 6 , 7 , 8 , 9 ,1 0 ,l l ' 1 5 ) Los números de los términos mínimos se agrupan en seccionesde la manera mostrada en la Tabla 3-7 columna (a). El binario equivalente de un término mínimo se incluye con el propósito de contar el número de unos. Los númerosbinarios en la primera sección to9

Tabla 3-7 Determinación de los primeros implicados del Ejemplo 3_14 (a.l (b) (c) 000t r \\/ t,9 (8) 8 , 9 ,1 0 n ( 1 , 2 ) , 0r00 4 ^/ 4,6 (2) 8,9,10, (1,2) lI r000 8V 8,9 (r) v 8, l0 (2) v 0ll0 6 \\/ l00l 9 f 6,7 (t) l0l0 l0 \\/ 9,lt (2) \\/ 1 0 l, r (r) \\/ 0lll 7f r 0 lI uv 7. t5 (8) ll, l5 (4) illl 15v \\ Pri meros-i mpl icados Binario Decimal uxYz Términos 1 , 9( g ) _U 0l 4,6 (2) 0l -0 w'xz' 6 , 7( t ) 0l l- w'xy 7, 15(8) -t tl xyz r l , 1 5( 4 ) l- lt wyz 8 , 9 , 1 0 ,I l ( 1 ,2 ) l0 wx' tienen sólo un uno, en la segrntia sección dos unos, etc. Los nú_ meros de los términos mínimos se comparan por el método decimal y se -hacenparejas,si el número de Laseccióninferlo. es mayor que aquel de la secciónsuperior.si el número de la seccióninf.erior es.más pequeñoque el _dela superior no se tiene reja aunque los dos números difieren por una potencia la pa_ \"n \".r..,fu 2. La de búsqueda minuciosa en la columna (a) aur¿ como resultado ros términos de la columna (b), con todos los término. Ái.ri_o, la columna (a) marcados.Hay soramentedos parejas á\"-lZ.-i'o,\"., en-la columna (b) las cuales darán el mismo término de dos lite_ rales en la columna (c). Los primeros implicados consisten en todos los términos no marcadosen la tabla. La conversiónde no- tación binaria a decimal se muestra en la parte i\"re.ior á\" la tabla. Los primerosimplicadosencontrados son r,y,z, u),x2, tL,x.y, wyz y wx'. , xyz, tto

t: )' 00 0l ll l0 rtx 00 !_l 0 't .I t; t- ,J' I Ll_l I' I gu Fi ra t\", u''o' r-'n' o \" !?!i+\", 1i.':i.j;:_,1;1,p: La suma de todos los primeros implicados, dará una expresión algebraica válida para la función. Sin embargo esta expresión no es necesariamente la que contiene el mínimo número de términos. Esto puede de- mostrarse inspeccionando el mapa de Ia función del Ejemplo 3-14. Como se muestra en lf Figura 3-28 Ia función minimizada reconocida es: F: x'y'z * w'xz' * ryz * wx' la cual consiste en la suma de cuatro de los seis primeros implicados deri- vados del Ejemplo 3-14. El procedimiento de tabulado para la selección de los primeros implicados que dan la función minimizada es el tema de la siguiente sección. 3-11 S E L E C C I O ND E L O S P R I M E R O S I M P L I C A D O S La selección de los primeros implicados que forman Ia función minimizada se hace a partir de una tabla de primeros implicados. En esta tabla, cada primer implicado se representa en una fila y cada término mínimo en una columna. Se colocan cruces en cada fila para mostrar Ia composición de los términos mínimos que constituyen los primeros implicados. Un mínimo grupo de primeros implicados se escoge de manera que abarque todos los iér.tri.tos mínimos de la función. Este procedimiento se ilustra en el Ejem- plo 3-15. BJEMPLO 3-15: Minimizar la función del Ejemplo 3-14' El tabulado de los primeros implicados para este ejemplo se muestra en la Tabla 3-8. Hay seis filas, una para cada primer implicado (derivado en el Ejemplo 3-14) y nueve columnas que representan cada una un término mínimo de Ia función. Se colocan cruces en cada fila para indicar los términos mínimos contenidos en el primer implicado de esa fila. Por ejemplo, las dos cruces en la primera fila indlcan que los términos mínimos 1 y 9 están contenidos en el p r i m e r i m p l i c a d o x ' y ' 2 . E s a c o n s e j a b l ei n c l u i r e l e q u i v a l e n t e d e c i - ttl

Tabla 3-8 Tabla de primeros-implicados Ejemplo 3-1b del l0 ll f x'v'z l,9 n/w'xz' 4,6 X tp'xy 6,7 X X xyz 7 t5 X X wyz I l, l5 X X v wx' 8,9,10,11 X X mal del primer implicado en cada fila y convenientedar los térmi- nos mínimos contenidos en é1. una vlz se hayan marcado todas las cruces se procederáa seleccionarun númeró mínimo de primeros implicados. . La tabla completa de primeros implicados se inspecciona para obtener columnas que contengan solamente una cruz. En este ejemplo hay cuatro términos mínimos cuyas columnas tienen una sola cruz: 1, 4, 8 y 10. El término mínimo 1 está cubie¡to por el primer implicado x'y.'z;. es .decir,. seleccióndel primer imp-licado la garantizaque el término mínimo l está incluido en la iunción. !_'J'z De manera similar el término mínimo 4 está cubierto por el primer implicado tD'xz'y los términos mínimosg y 10por el prirner implicado wx'' Los primeros implicados que cubren ros términos mínimos con una sola cruz en su columna se llaman primeros implicados esenciqLes-. Para permitir que la expresiónfinal simplificáda contenga todos los términos mínimos no queda otra aliernativa que incluir los primeros implicados esenciáles.Se coloca ,rr,, -u.\"\" en la tabla a continuación de los primeros implicados esenciales para indicar que han sido seleccio.,ádo\". . En seguida se observa cada columna cuyo término mínimo está cubie¡to por los primeros implicados eslnciales serecciona- dos. Po¡ ejemplo, el primer implicaho seleccionado ,,y,)-.rr¡r\" to, té¡minos mínimos 1 y 9, entonces se coloca ,.rrru,rr\".\"á en-ia parte inferior de las columnas. De manera similar, el primer, impticado w' xz' c\\bre los términos minimos 4 y 6 y,¿¡' cubre g, g, i0 y'11 res_ pectivamente. La inspección de la taúla de pri*eio\" i*pti\"\"ao. cubre todos los términos de la función con excepciónde y 7 rs. Estos dos términos mínimos deben ser incruido.'po. la seiección de.uno 9 -í\" primeros implicados. En este ejemplo es claro que primer implicado ryz cubre ambos términos i\"i\"'i*\".1-\"r el po, t\"rr- to el seleccionado- Así se ha encontrado er .o\"¡\"tJ -iíi-o a\" primeros implicados cuya suma da la función mlnimizada reque- rloa: F: x'y'z + w'xz' + wx' + xyz tt2

E ñ F s E c .3 - 1 2 OBSERVACIONES NCLUYENTES I3 CO I ff F ii,, Las expresionessimplificadas deducidas en los ejemplos anteriores estaban expresadas la forma de suma de productos. El método del ta- f, en bulado puede adaptarsepara dar una expresión simplificada en producto r 6 de sumas. De la misma manera que en el método del mapa se tiene que comenzarcon el complementode la función tomando los ceroscornola lista F ii inicial de términos mínimos. Esta lista contiene aquellos términos míni- :' ':i mos no incluidos en la función original, los cuales son numéricamente iguales a los términos máximos de la función. El procesode tabulación se ri lleva a cabo con los ce¡os de la función para terminar con una expresión ¡i simplificada en suma de productos del complementode la función. Obte- ir niendo de nuevo el complemento se consigue la expresión simplificada en producto de sumas. Una función con condiciones de no importa puede ser simplificada por el método del tabulado despuésde una pequeñamodificación. Los tér- minos de no importa se incluyen en la lista de los términos mínimos cuando los primeros implicados se determinan. Esto permite la deducción de primeros implicados con el mínimo número de literales. Los términos de no importa no se incluyen en la lista de los términos mínimos cuando se prepara la tabla de los primeros implicados ya que los términos de no importa no tienen que estar cubiertos por los primeros implicados seleccionados. 3-12 OBSERVACIONES ONCLUYENTES C Se introdujeron dos métodos de simplificación de funciones de Boole en este capítulo. El criterio para la simplificación fue el de minimizar el nú- mero de literales en expresiones de suma de productos o productos de sumas. Tanto el método del mapa como el de.tabuladoson tan restringidos en sus alcancesya que son útiles para simplificar solamentefuncionesde Boole expresadasen las formas normalizadas. A pesar de que ello es una desventajade los métodos,no es muy crítica, ya que la mayoría de aplicaciones buscan, más la forma normalizada, que cualquier otra forma. Se ha visto de la Figura 3-15 que la ejecucióncon compuertas,de expresiones en la forma normalizada,consistea lo sumo en dos niveles de compuertas. Las expresionesque no están en la forma normalizada se ejecutan con más de dos niveles. Humphrey (5) muestra una extensión del método del mapa que produce expresiones simplificadas de multiniveles. Se debe reconocer que la secuencia del código reflejado escogidopara Ios mapas no es única. Es posible dibujar un mapa y asignar una secuencia binaria de código reflejadoa las filas y columnas diferentea la secuencia que se ha venido empleando. Siempre y cuando la secuenciabinaria escogidaproduzca el cambio de un solo bit entre cuadradosadyacentes, se producirá un mapa útil y válido. Dos versiones alternas de mapas de tres variables que a menudo se encuentranen la literatura de lógica digital se muestran en la Figura 3-29. Los números de los términos mínimos se escriben en cada cuadrado para referencias. En (a), la asignación de las variables a las filas y columnas es diferente de la que se usa en este libro. En (b) se ha rotado el mapa a

x 0l Y 00 0l ll l0 00 0 + i 0 2 6 0l 5 I zf 1 I '7 I J 7 5 lil J L -v-'l l q_J v I'o 2 6 (a) (b) Figura 3-29 Variaciones del mapa de t¡es variables la posición vertical. La asignación del número del término mínimo en todos Ios mapas permanece en el orden xyz.Por ejemplo, el cuadrado del término mínimo 6 se encuentra asignando a las variables ordenadas el número binario xyz:110. EI cuadrado para este término mínimo se encuentra en (a) de la columna marcada W : ll y la fila z: 0. EI correspondiente cuadrado en (b) pertenece a la columna marcada con r : 1 y a la fila con yz:10. El proceso de simplificación con estos mapas es exactamente el mismo que el descrito en este capítulo excepto por supuesto por las variaciones de términos mínimos y la asignación de variables. Otras dos versiones del mapa de cuatro variables se muestra en Ia Figura 3-30. El mapa en (a) es muy popular y se usa muy a menudo en la literatura sobre tales temas. De nuevo Ia diferencia es muy pequeña y se manifiesta por el solo intercambio de la asignación de la variable de filas a columnas y viceversa. El mapa en (b) es el diagrama original de Veitch (1), el cual Karnaugh (2) modificó al mostrado en la Figura (a). Los proce- sos de simplificación no cambian cuando se usan estos mapas en vez de los usados en este libro. Hay también variaciones de los mapas de cinco o seis variables. De todas maneras, cualquier mapa que parezca diferente al usado en este libro o que se llame de manera diferente, debe reconocer- A AB __j_ CD 0 0 0l ll l0 0 q t2 8 t2 t4 6 ,{ .{ 0t n l0 3 2 5 7 o --..-Y- !----y- IJ l5 l4 9 il l0 i l3 9 8 \\-J ll t0 7 J 5 0 l BC (a) (b) Figura 3-30 Variaciones del mapa de cuat¡o variables tt4

S E C .3 - 1 2 O B S E R V A C I O N E S N C L U Y E N T EIS5 CO I se simplemente como una variación de la asignación de términos mínimos a los cuadrados del mapa. Como es evidente de los Ejemplos 3-13 y 3-14, el método del tabulado tiene el inconveniente que ocurren errores inevitables al tratar de comparar los números por medio de listas largas. EI método del mapa podría ser preferible, pero para más de cinco variables no se puede estar seguro que se ha encontrado la mejor expresión simplificada. La ventaja real del mé- todo del tabulado está en el hecho de que consiste en procedimientos paso a paso que garantizan Ia respuesta. Es más, este procedimiento formal es adecuado para mecanización por computador. Se ha establecido en la Sección 3-9 que el método de tabulado siempre comienza con la lista de términos mínimos de la función. Si la función no está en esta forma, debe convertirse a ella. En la mayoría de Ias aplicaciones, la función que va a ser simplificada proviene de una tabla de verdad, de la cual se puede obtener Ia lista de términos mínimos. De otra manera, la conversión de términos mínimos agrega un trabajo considerable de ma- nipulación al problema. Sin embargo, existe una extensión del método del tabulado para encontrar los primeros implicados de expresiones algebraicas de suma de productos. Ver por ejemplo McCluskey (7). En este capítulo se ha considerado la simplificación de funciones con muchas variables de entrada y una sola variable de salida. Sin embargo algunos circuitos digitales tienen más de una salida. Tales circuitos se describen mediante un conjunto de funciones de Boole, una para cada variable de salida. Un circuito con múltiples salidas puede algunas veces tener términos comunes entre las diferentes funciones que pueden ser utilizadas para formar compuertas comunes durante la ejecución. Esto dará como resultado una ulterior simplificación que no se ha considerado cuando cada función se simplifica separadamente. Existe una extensión del'rnétodo del tabulado para los circuitos de salidas múltiples (6, 7). Sin embargo, este método es muy especializado y bastante tedioso para manipuleo humano. Tiene importancia práctica solamente si se le ofrece al usuario un programa de computador basado en este método. REFE ENCIAS R 1 . Veitch, E. W., \"A Chart Method for Simplifuing Truth Functions\". Proc. of the ACM (mayo 1952),127-33. Karnaugh, M., \"A Map Method for Synthesisof CombinationalLogic Circuits\". Trans. AIEE, Comm. and Electronics,Vol. 72, Parte I (noviembre1953), 593-99. Quine, W. V., \"The Problemof Simplifying Truth Functions\".Am. Math. Month' ly, Vol. 59, No. 8 (octubre1952), 521-31. ^ McCluskey, E. J., Jr., \"Minimization of BooleanFunctions\". BeII System Tech. J., Vol. 35, No. 6 (noviembre1956),1417-44. F Humphrey, W. S., Jr., Switching Circuits with Computer Applícations. Nueva York: McGraw-Hill Book Co., 1958,Capítulo 4. Introduction to Stl)itchingTheory and Logícal De- 6 . Hill, F. J., y G. R. Peterson, sign,2a. ed. Nueva York: John Wiley & Sons,Inc., 1974,Capítulos6 y 7.

s r M p L t F t c A c t o N F U N c t o N ED E B o o L E DE s cAP.3 !16 E. _!Icplr¡skey, J., Jr., Introduction to the Theory of switching circuits. Nueva York: McGraw-Hill Book Co., 1g65,Capítulo 4. {ohav-i, 2., suitching and Finite Automata Theory. Nueva york: McGraw-Hill Book Co., 1970. N a g l e ,H . T . J r . , B . D . c a r r o l , y J . D . I r w i n , A n I n t r o d u c t i o n t o c o m p u t e rL o g i c . Englewood Cliffs, N.J.: Prentice-Hail,Inc., 1925. PROBLEMAS obtenga las expresionessimplificadas en suma de productos de las s-iguien- tes funcionesde Boole; (a) F(x, y, z) : >(2, 3, 6,7) @ ) F ( A , B , C , D ) : > ( 7 , 1 3 ,1 4 ,1 5 ) ( c ) F ( A , B , C , D ) : > ( 4 ,6 , 7 , 1 5 ) ( d ) F ( w ,x , y , z ) : 2 ( 2 , 3 , 1 2 ,1 3 ,1 4 ,1 5 ) 3-2. obtenga las expresiones simplificadas en suma de productosde tes funcionesde Boole: (a) xy + x'y'z' * x'yz' (b) A'B + BC' + B'C' (c) a'b' I bc * a'bc' (d) xy'z I ryz' * x'yz * ryz obtenga las expresiones simplificadasen suma de productosde las siguientes funcionesde Boole: (a) D(A', + B) + B'(C + AD) ( b ) A B D + A ' , C ' , D '+ A ' B + A ' C D ' + A B ' D ' , (c) k'lm' * k'm'n + klm'n' I lmn' ( d ) A ' B ' , C ' , D '+ A C ' D ' + B ' C D ' + A ' B C D + B C ' D , (e) x'z * w'ry' + w(x'y + xy') 3 - 4 . Obtenga las expresiones simplificadas en suma de productosde las siguientes funciones de Boole: (a) F(A, B, C, D, ¿/ : >(0, 1,4, 5, 16,t7,21,25,29) (b) BDE + B'C'D + CDE + A'B'CE + A'B'C + B'C'D'E' ( c )A ' B ' C E ' + A ' B ' C ' D ' + B ' D , E , + B , C D , + C D E , + B D E , J-O. Dada la tabla de verdad: 000 0 U 001 I 0 010 I 0 0ll 0 I 100 I 0 l0l 0 ll0 0 ltl I

I l\" 'ROBLEMAS | 7 | (a) ExpreseFt I Fz en producto de términos máximos. (b) Obtenga las funcionessimplificadasen suma de productos. (c) Obtenga las funcionessimplificadasen producto de sumas. 3-6. Obtenga las expresiones simplificadas en producto de sumas: (a) F(x,y, z) : II(0, I, a, 5) @) F(A, B, C, D) : n(0, l, 2, 3, 4, 10, I l) (c) F(w, x, y, z) : II(1, 3, 5, 7, 13,15) 3-7. Obtenga las expresiones simplificadas en (1) suma de productosy (2) producto de sumas. (a) x'z' * y'z' I yz' + ryz (b) (A + B', + D)(A' + B + DXC + DXC', + D',) ( c ) ( A ' + B ' + D ' ) ( A+ B ' + C ' ) ( A ' + B + D ' ) ( B + C ' + D ' ) ( d ) ( A ' + B ' , + D ) ( A ' + D ' , ) ( A+ B + D ' , ) ( A+ B ' , + C + D ) (e) w'yz' * ow'z' * ow'x * rs'wz* a'ut'y'z' 3-8. Dibuje la ejecución con compuertas de las funciones de Boole simplificadas, obtenidas en el Problema 3-7 usando las compuertasAND y OR. 3-9. Simplifique cada una de las siguientes funciones y ejecútelas con compuertas NAND. Dar dos alternativas. (a) 4 : AC' + ACE + ACE, + A,CD, + A,D,E, (b) F2:@',+ D',)(A',+ ',+ D)(A + B',+ C',+ D)(A',+ B + C'+ D') C 3-10. Repita el Problema 3-9 para ejecucionescon NOR. 3-11. Ejecute Ias funciones siguientes con compuertas NAND. Asuma que se cuenta con entradas normales y complementadas. (a) BD + BCD + AB' C'D' + A' B'CD' con no más de seiscompuertas, cadauna con tres entradas. (b) (AB + A' B' )(CD' + C'D) con doscompuertas dosentradas. de 3-12. Ejecute las siguientes funciones con compuertas NOR. Asuma que se cuenta con las entradasnormal y complementada. (a)AB'+ C'D'+ A'CD'+ DC'(AB+ A'B')+ DB(AC'+ A'C) b ) A B ' , C D ' , + A ' , B C D ' , +A B ' , C ' , D+ A ' , B C ' , D 3-13. Haga una lista de las formas degeneradas dos niveles y demuestreque se de reducen a una sola operación. Explique cómo las formas degeneradas dos de niveles pueden ser usadas para aumentar el fan-out de las compuertas. 3-14. Ejecute las funciones del Problema 3-9 con las siguientes formas de dos ni- v e l e s :N O R - O R , N A N D - A N D , O R - N A N D y A N D - N O R . 3-15. Simplifique las funcionesde Boole F en suma de productosusando las condiciones de no importa d; (a) F: y' + x'z' ¿l: yz * rl o) F: B',C',D',+ CD'+ ABCD' B d: B'CD' + A'BC'D

CAP.3 , i ( t , S i m p l i l i q u ei ¿ rl u u c , ¡ i r r e B o o l eI i u s a n d ol a . ; c o n d i c i o n e ( l ¿ n o i m p o r t ad e n d s i l r s u r l a d e 'p r o d u c t o s ( 2 ) p r o d u c t od e s u m a s : y ( a ) F : A ' B ' , ' . - . 4 ' C D+ A ' B C d: A'BC'L,+ACD I AB'D' O) .F : w'(x'y * x'!' + 4t¿) + x'z'(y + w) d: w'x(y'z + yz') + nyz lc) F: ACE + A'CD'E'+ A'C'DE d: DE' + A'D'E + AD'E' (d)F: B'DE'+ A'BE + B'C'E'+ A'BC'D' d: BDE' + CD'E' : l - 1 ; . l l j e c u t . e a s s i g u i e n t e su n c i o n e s s a n d ol a s < , , l d i c i o n e s e n o i m p o r t a . A s u - l l u d m a q u e s e c u e n t ac o n I r r se n t r a d a sn o r m a l e s ' , s u s t t t m p i e m e n t o s . ( a ) F : A ' B ' C ' + A B ' D + A ' B ' C D ' c o n d o s c o m p u e r t aN O R a l o s u m o . s d: ABC+ AB'D' (b) f = U + D)(A'+ B)(,1'+ C') con tres compuertas AND a lo sumo. N (c) f': B'D + B'C + ABCD c o n c o m p u e r t aN A N D . s d:A'BD+AB'C'D' 3-18. Ejecute las siguientes funciones en compuertasNAND y NOR. Use sola- rnente cuatro compuertas.Solamentese cuenta con las entradas normales. F: v/xz + tt\".vz .r'yz' * wxy'z * d : w-t-z rj 19. La siguiente xpresión e Boole: e d BL + B'DE' e s l a v e r s i ó ns i m p l i f i c a d a e l a f i r n c i ó n : d A ' B E + B C D E+ B C ' D ' E + A ' B ' D E ' + B ' C ' D E ' uHay condiciones no importa? Si es así, ¿cuálesson ellas? de il 2(). Dé tres manerasposiblesde expresarlas funciones: F : A'B'D' + AB'CD' + A'BD + ABC'D con ocho o menos literales. jl 21. (lon el uso de mapas, encuentre la f<rrma más simple en suma de productos de la l'unciórt F : f g, donde / y g estén dados por: -f : wry' + y'z + w'yz' + x'),2' g : (v, + x + y' + z')(x' * y' + z)(w' + y + z') S u g e r e n c i c tV e ¡ e l P r o b l e m a 2 - 8 ( b ) . : : l - 2 2 . S i m p l i f i q u e l a f ' u n c i r j nd e B t x ¡ l e d e l P r o b l e m a S - 2 ( a ) u s a n d o e l m a p a d e f i n i d o en ia l'igura il-29(a). Repita el ejercicio con el mapa de la Figura 3-29(b).

P R O B L E M A SI 9 I 3-23. Simplifique la función de Boole del Problema3-3(a)usandoel mapa definido en la Figura 3-30(a).Repita con el mapa de la Figura 3-30(b). 3-24. Simplifique las siguientesfuncionesde Boole por medio del método del tabulado. (;a)F(4, B, C, D, E, F, G): >(20,28,52,60) (b) F(A, B, C, D, E, F, G) : >(20, 28,38,39, 52, 60, r02, 103,127) ( c ) F ( A ,B , C , D , E , F ) : > ( 6 , 9 ,1 3 ,1 8 ,1 9 , 2 5 , 2 1 , 2 9 , 4 1 , 4 5 , 5 7 , 6 1 ) 3-25. Repita el Problema3-6 mediante el uso del métododel tabulado. i, 3-26. Repita el Problema 3-16(c)y (d) usando el método del tabulado. i. 3!

I Lógica combinaciona 4-1 INTRODUCCION Los circuitos lógicos para los sistemas digitales pueden ser combinacionales o secuenciales. Un circuito combinacional consiste en compuertas lógicas cuyas salidas se determinan directamente en cualquier momento de la combinación presentede entradas sin tener en cuenta las entradas anteriores. Un circuito combinacional realiza una operación de procesamiento de información específicacompletamentelógica por medio de un conjunto de funciones de Boole. Los circuitos secuenciales usan elementos de memoria (celdas binarias), Además de compuertas lógicas. Sus salidas son una función de las entradas y del estado de los elementosde la memoria. El estado de Ios elementosde Ia memoria, a su vez es una función de las entradas previas. Como consecuencia, Ias salidas de un circuito secuencial dependen no solamente de las entradas presentes, sino también de las entradas pasadas,y el comportamientodel circuito debe especificarse por una secuenciade tiempos de las entradas y estados internos. Los circuitos secuenciales discuten en el Capítulo 6. se En el Capítulo 1 se aprendió a reconocerlos númerosy códigosbina- rios que representan las cantidades discretas de información. Estas va- riablei binarias se representan por medio de voltajes eléctricos o por cualquier otra señal. Las señalespueden ser manipuladas por compuertas Iógicásdigitales con el f,rn de ejecutar las funcionesdeseadas. el Capí- En tulo 2 se lntrodujo el álgebra de Boole como vehículo para expresaralge- braicamente funciones lógicas. En el Capítulo 3 se aprendió a simplificar las funciones de Boole para lograr ejecuciones con compuertas de tipo económico.El propósito de este capítulo es el de usar los conocimientos adquiridos en los Capítulos anteriores y el de formular varios diseños sisfemáticos y procedimientos de análisis de los circuitos combinacionales. La solución de algunos ejemplos típicos dará una recopilaciónútil de funciones elementales importantes para Ia comprensión de computadores digitales y sistemas. Un circuito combinacional consisteen variables de entrada, compuertas lógicas y variables de salida. Las compuertaslógicas aceptan señales 120

n variables m variables de entrada de salida Figura 4-1 Diagrama de bloque de urr-circuito combinacion'al en las entradas y genelan señales en las salidas. Este procesotrasforma información binaria de datos de entrada dados a datos de salida requeridos. Obviamente, los datos de salida y de entrada se representanpor medio de señalesbinarias, es decir, existen dos valores posibles,unorre- presentado lógica 7 y el otro representado lógica 0. En Ia Figura 4-1 se muestra un diagrama de bloque de un circuito combinacional.l Las n va- ¡iables binarias de entrada vienen de una fuente externa, las rn va¡iables de salida van a un destino externo. En muchas aplicacionesla fuente y el destino son registros acumuladores(Sección 1-7) localizadosen la ve- cindad de un circuito combinacionalo en algún componenteremoto externo. Por definición, un registro externo no debe influenciar el comportamiento de un circuito combinacionalya que si lo hace el sistema total se convierte en un circuito secuencial. Para n variables de entrada, hay 2\" combinaciones posibles de valores de entrada binaria. Para cada combinaciónde entrada posible hay una y sólo una combinaciónde salida posible.Un circuito combinacionalpuede I describirsepol m funciones de Boole, una para cada variable de salida' Cada función de salida se expresaen términos de n variablesde entrada. Cada variable de entrada a un circuito combinacional puede tener Una o dos conexiones.Cuando se cuenta solamente con una conexión, se puede representarla variable en Ia forma normal (no tildada) o en Ia forma de cbmplemento (tildada). como una variable en una expresión de Boole puede aparecer tildada- y no tildada es necesariosuministrar un inversoi para óada literal que no se obtenga en el terminal de entrada. Por otra parte, una variable de entrada puede apareceren dos terminales suministrando las formas normales y de complemento a la entrada del circuito. Si este eS el caso, no es necesarioincluir los inversoresa las entradas. EI tipo de celdas binarias usadas en la mayoría de los sistemas digitales son circuitos flip-flops (Capítulo 6) que tiengn salidas nalg Los va\"loresnormales y de la variable binaria acumulada. \"omple*entados que cada variable de entrada apa- En el trabajo subiiguiente, se asume rece en dos terminales, suministrando simultáneamente los valores normales y de complemento.Se debe tener en cuenta que un circuito inversor puede producir el complemento de la variable si se cuenta con un solo terminal. 4-2 PROCEDIMIENTOE DISEÑO D El diseño de circuitos combinacionalescomienza desde el enunciado del problema y termina con el diagrama de circuito lógico, o con un conjunto áe funciones de Boole de los cuales se puede obtener el diagrama lógico fácilmente. El procedimientocubre los siguientespasos: t2l

I22 LOGICACOMEINACIONAL CAP 4 1. Se enuncia el problema. 2. se determina el número requerido de variabres de entrada v el nú- mero requerido de variables de salida. 3. Se le asignan letras a las variables de entrada y salida. 4. se deduce la tabla de verdad que define las relaciones entre las entradas y las salidas. 5. Se obtiene la función de Boole simplificada para cada salida. 6. Se dibuja el diagrama lógico. una tabla de verdad para circuitos combinacionales consiste en columnas de entrada y columnas de salida. Los unos y ceros en las columnas de entrada se obtienen de las 2n combinaciones binarias disponibles para n variables de entrada. Los valores binarios para las salidas se determinan después de un examen del problema enunciado. una salida puede ser igual a 0 ó 1 para cada combinación válida de entrada. sin embargo, las especificaciones podrían indicar que algunas combinaciones de entiada no ocurrirán. Estas combinaciones se convertirán en condiciones de no importa. Las funciones de salida especificadas en la tabla de verdad darán la definición exacta del circuito combinacional. Es importante que las especificaciones enunciadas se interpreten correctamente en la tabla de verdad. Algunas veces el diseñador debe usar su intuición y experiencia para l l e g a r a l a i n t e r p r e t a c i ó n c o r r e c t a . L a s e s p e c i f i c a c i o n e se ñ u n c i a d a s - s o n faÍa vez completas y exactas. Cualquier interpretación errónea que produzca una tabla de verdad incorrecta dará como resultado un ii.\"Litu combinacional que no cubra las necesidades establecidas. Las funciones de Boole de salida de una tabla de verdad se s.mplifi- can por cualquier método disponible, tal como manipulación algebraica, el método del mapa o el procedimiento del tabulado. Normalmente habrá una variedad de expresiones simplificadas entre los cuales se puede es- Loger. Sin embargo, en una aplicación particular, ciertas restricciones, l i m i t a c i o n e s y c r i t e r i o s v i e n e n c o m o g u i a e n e l p r o c e s o d e s e l e c c i ó nd e una expresión algebraica particular. Un método práctico de diseño tendrá que considerar tales condiciones obligatorias como (1) número mínimo de compuertas, (2) número mínimo de entradas a una compuerta, (3) tiempo de propagación mínima de una señal a través del circuito, (4) número minimo de interconexiones y (5) limitaciones de la capacidad de accio- namiento de cada compuerta. Como todos estos criterios no pueden satis- facerse simultáneamente y como la importancia de las condiciones obligatorias se dictan para la aplicación particular, es difícil hacer una afirmación general en lo que respecta a una simplificación aceptable. En la mayoría de los casos la simplificación comienza wr lograr un objetir.r, elemental, tal como producir una función de Boole simplificada en la fbrma normalizada y de allí proceder a lograr los otros criterios de comportamiento. En Ia práctica, los diseñadores tienden a ir de las funciones de Boole d una lista de terminales que muestran las interconexiones entre varias

'l $ * * ! i F SEC, '3 4 S U M A D O R EI 2 3 S compuertas lógicas n,rrmalizadas. En este caso el diseño no debe ir más a l l á d e l a s f u n c i o n e s d e B < r o l es i m p l i f i c a d a s d e s a l i d a . S i n e m b a r g o , e l d i a g r a m a I ó g i c o e s ú t i l p a r a r - i s u a l i z a r l a e j e c u c i ó n d e l a s e x p r e s i o n e sc t . , t r compuertas. 4-:i SUMADORES I , o c o r n p u \" l t a s i : i i g i t ¿ r l ehs c e n u n a v a r i e d a d d e t ¿ t , e a st i e ¡ t t , r t r t l s a m t e n t < l 'a c k . i n f i r r m a c r r l n . ! l r r t r e l a . , l r r n c i o n e s b á s i c a s e n c ( ) n t r a d a se s t á I l I a s d i f i ¡ r('rltes operricionesaritméticas. La operaciórl aritmética más básica es s i ¡ d u d a l a s u m a d e d o s d i g i t o s b i n a r i r - , s .E s t a s i m p l e a d i c i ó n c o n s i ; t e e l l c u a t r o o p e r a c i o n e s l e m e n t a l e sp t l s i b l e sa s i : 0 f U - ( ' , 0 + I ' = 1 . 1 + 0 : 1 r e 1 + 1 : 1 0 . L a s p r i m e r a s t r e s o p e r a c i o n e s r o d u c e nu n a s u ¡ l l ¿c u y a l o n g i t u t l p t es e n u n 'dríig iao i,ap e r o , e n e l c a s o e n q u e a m b o s s u m a n d o b s e a n i g u a l e s a I t n r t i¿i suma c o t t s t s t e e n d o s c i i g i t o s . F l l i r i t l f l ü : : ' i r : ri f i t ' a t i ' i t ' i l n ' ' ,.:srrltado Se llama bit de qrrrslre (Acarre0). Cuando l')s il¡ltrtu't de ros ''rS - - ¡ ¿ ¡ ¡ 1 d c s' , r l l t i e n e t t m á s i eli;lii,,. slgllrli.,rtir,r;l-.ei i r ltrraslte qL o b t i e n e c l e l a s u m a d e d o s b i t s s e a g r e g a a i s i g u i e r r t' i i ¿ : r d e b i t s s t , . l l , r i t ' i c a t i y r ; sd e m a y o r o r d e n . U n c i r c u i t o c o m b i n a c i o r t ¿ l q u e r e a l i z a l a s t i , , l , , de dos bits se llama sumodor medio. Aquel que realrza ia suma dt tr':s ¡rlts ( d o s b i t s s i g n i f i c a t i v o s m á s e l b i t d e a r r a s t r e ) e s u n . s ü 1 7 ¿ { ¡ c iiro n t p l , ' l u . l l l tr n 6 m b r e d e l p r i m e r o s e d e r i v a d e l h e c h o d e q r r e s e u s ¿ t l ld o s s t l l l r i r , i r : i ' i : 'r , r - S r l i o s p a r a h a c e r u n s u m a d o r c o m p l e t o . L o s c l o s c i r c u i t o s s u n i a c l o r e sl r ) 5 : ) r l r l o s p r i m e r o s c i r c u i t o s c o m b i n a c i o n a l e sq u e s e v a n a d i s t . ' ñ a r . Sumador medio i ) t , I a r : x p l i c a c i ó nv e r b a l d e l s u m a d o r m e d i o s e e n c u e l r l r aq u e e s t e t ' i r t r t i i , , ¡ecesita dos entradas binarias y drrs salidas binarias. Las varialtles cle e n t r ¿ r d ad e s i g n a n l o s b i t s d e l o s s u m a n d o s , l a s v a r i a l l l e s d e s a l i d a l t r o c i u - cen la suma v el bit dc arrastre. Es necesario especificar dc¡sr'¿triabk's d e s a l i d a p o r q u e e l r e s u l t a d o p u e d e c o n s i s t i r d e d o s d í g i t , r s l ¡ i n ¿ r r i o s .S e ' a s i g n a n a r b i t r a r i a m e n t e l o s s í m b o L r s . I ] ' . 1 a l a s c l l \" t ' n i r a d ¿ l s ,\\ ' ( p a r a i ¿ r s u m a ) ¡ ' C ( p a r a e l b i t d e a r r a s t r e i p a r ¿ il a s s ¿ r l i d a s ' U n a v e z q u e s e h a y a e s t a b l e c i d oe l n r i m e r r 1 ' 1 , , 1 , r o n r l t r e s e l ¿ t st , , r - , ¡ d r i a b l e s d e e n t r a d a y s a l i d a s e e s t á l i s t o p a r a f r r r i ¡ i u i ¿ t il a t a b l ¡ d e r . e r r l . r t i para identificar exactamente la f'unción del sumatl¡rrnredio. Esta l¿ri,i ' de verdad se muestra a c'ontinuación: (t 0 0 0 I 0 I 1 tll bit de arraslr* e:. r) ¿r n(; ser qrte ambas enl u l. l,,i ;,t.id., r e p r e s e n t ae l b i t n r e n , l s\" i g n i f i c a t i v o d e l a s u m a .

.l -fl- )' --L-/ l__ñ x' -t' IH )\" '--ñ (-l- j'1_/ tT - -L ] 1J (a) .l : .r)' : .r') (b) J - (r -,-.v) { -y') (r' C=xl C: .r) .I r .t c;\" (c) S-(C*¡'y')' (d) S.(¡f r)'(.r'*r') C:xy ¿-:1-r',',v',)', Y v n'N =i,*' Figura 4-2 Varias configuracionesdel sumador medio Las funciones de Boole simplificadas para las dos salidas pueden obtenerse directamente de una tabla de verdad. Las expresiones simplificadas en suma de productosson: S: x,y i ry, C: xY El diagrama lógico para esta configuraciónse muestra en Ia Figura 4-2(a) de Ia misma manera que otras cuatro formas para hacer un sumador medio. Todas ellas logran el mismo resultado en cuanto al comportamiento de entrada-salida.Ellas muestran la flexibilidad disponible para el dise- ñador cuando se configura una función lógica combinacional simple, tal comoésta. La Figura 4-2(a), como se ha enunciadoantes, es Ia configuracióndel sumador medio en suma de productos. La Figura 4-2(b) muestra la confi- guración en producto de sumas: ,S:(x+y)(x,+y,) c:ry 124

H H PI +i sEc. 4-3 125 SUMADORES n1 t.i ;t'. para obtener la configuraciónde la Figura 4-2(c),se nota que s es la oR- exclusivade r y y. El de s es el equivalente ¡ y:' (sec- de \"o-plemento ción 2-6): S':xY+x'Y' pero como c: xy se obtiene: S: (C + ,,y')' En la Figura 4-2(d) se usa la configuracióndel producto de sumas con c derivado como sigue: C:xy:(x,+1,), El sumador medio puedeser configuradocon una OR-exclusivay una com- nuerta AND de la manera mostrada en la Figura 4-2(e).Esta forma se usa para ila. i\"rá. para demostrar que se necesitan dos sumadoresmedios construir un circuito sumador completo. Sumador comPleto Un sumador completo es un circuito combinacional que forma la suma 'bit. aritmética de treÁ d\" entrada. Este consiste en tres entradas y dos salidas. Dos de las variables de entrada denotadaspor I y y representan los dos bits significativos que se aglegan. La tercera entrada z representa el bit de arraslre de la poiición previa menos significativa' Se necesitan dos salidas porque la suma aritmética de tres dígitos binarios varía en valor de 0 a-3 y-los binarios 2 ó 3 necesitandos dígitos. Las dos salidas se designanpor lós símbolosS para la suma y C para el bit de arrastre. La variáble binaria S da el valor de la suma del bit menos significativo' La ' variable binaria C da el bit de arrastre de salida. La tabla de verdad del sumador completo es como sigue a continuación: 000 00 001 01 010 0l 0ll l0 100 0l l0l l0 110 l0 lll ll Las ocho filas debajo de las variables de entrada designantodas las combi*.ione. posibles <le unos y ceros que pueden tener esas variables' Los V d\" las variables- salidá se determinan por la suma aritmé- de \"\"o. de \"\"ro,bits de entrada. Cuando todos los bits de entrada sean ceros' tica los la salida es cero. La salida S es igual a 1 cuando solamenteuna entrada

I .{ 0 0 0r r 0 0 I f .ll I .S .r'r,': -r'-l:'r .r)':'- ,rl,: C - .rr. I .t. \\: Figura 4-B Mapas Ce un sumador comDleto es igual a I ó cuando todas las tres entradas sean iguales a uno. La salida c tiene un bit de arrastre de I s,i dos de las tres\"entradas son iguales .. 1 c¡ t. Los bits de entrada y salida de los circuitos combinacionales tienen dilerentes interpretaciones en los diferentes estados del problema. Física- mente. las señales binarias de los terminales de entraáa se consideran dígitos binarios agregados aritméticamente para formar una suma de dos digitos en los terminales de salida. por otrá parte, Ios mismos valores binarios se consideran variables de las funciones de Boole cuando .\"\\ u\"p.\"- san en Ia tabla de verdad o cuando se ejecutan los circuitos con compuerras lógicas. Es importante tener en cuenta que se dan dos interpretaciones difere'tes a los valores de los bits enconttado. en este circuito. relación lógica de entrada-salida del circuito del sumador c¡mp¡'t. -La puede ser expresada con dos funciones de Boole, una para cada varial,le cle salida. cada función de Boole de salida requiere un rnopu único para str simplificación. cada mapa debe tener ocho cuadrados ya que cada ,,lr,l;i es una función de las tres variables de entrada. Los mapas de la l.'igura { 3 se usan para simplificar las dos funciones de salida. Los unrrs err lor; cuadradosde los mapas para s y c se determinan directamente cle la tabla de 'erdad. L.s cuadrados con unos para la salida s, no combiran en cuadrados adyacentes, para _dar una expresión simplificada en suma de pro. ductos. La sálida c puede simplificárse a una expresión de 6literales. El diagrama lógico para el sumador completo ejecutado en suma de productos se muestra en la Figura 4-4. Esta configuración usa las siguientes expresionesde Rnle. S: x'y'z * x'yz'* xy'z'* x¡': C:xy+xz+yz Se pueden desarrollar otras configuraci.nr,s para el sumador comple_ to. La ejecución del producto de suma.s reqrriere .l -i..rr-,,, ¡rirmero de com- p u e r t a s q u e l a c o n f i g u r a c i ó n d e l a F i g u r a 4 - ' 1 .c . n e l g r u p ' d e corniiu,,rtas AND y oR intercambiadas. un sumador completo p\"óa\" configurarse con dos sumadores medios y una compuerta oR, ctmo se muestra e., lu Figu.u 4-5. La salida s del segundo sumador medío es la aplicación de una oR- exclusiva de z y la salida del primer sumador medio dando: t26

E 1,ff F $ Í' t- ii il it i1 it ii t:l i1 *t FI bi & Figura 4-4 Configuración un sumadorcompletoen suma de productos de Figura 4-5 Configurqción de un sumador completo con tilrs sumadores medios y una codrpuerta OR S: z O (r Oy) : z'(x/' + x'y) I z(xy' * x'y)' : z'(xt' + x'y) + z(xy + x'y') : xy'z'+ x'yz'* xyz* x'y'z y el bit de arrastrede salida será: C: z ( x y ' + x ' y )* x y : x y ' z * x ' y z i x y 4-4 SUSTRACTORES La sustracción de dos númerosbinarios pueden lograrsetomando el complemento del sustraendopara agregarloal minuendo (sección 1-b). Me- diante este método, la operaciónde sustracciónse convierteen operación de suma que necesitasumadores completospara su ejecuciónen una má- quina. Es posibleejecutarla sustracción con circuitos lógicosde una manera directa como se hace con lápiz y papel. Mediante este métod<i, cada bit de sustraendo del número se resta de su correspondiente bit significativo del minuendopara formar el bit de Ia diferencia.Si eL bit del minuendo es menor que el bit del sustraendo,se presta un 1 de Ia siguiente posición significativa. EI hecho de que se ha prestadoun 1 debe llevarse 127

128 L O G T C Ao M B t N A C t O N A L c cAP. 4 al siguiente par de bits mayorgs por medio de Ias señaresbinarias que vienen (salida) de un estadl a\"gá-y van al (entrada) siguiente estado mayor' De la misma manera que hay sumadores;;Ji*'y completos.Hay sustractoresmediosy completos. S u s t r a c t o rm e d i o un sustractor medio es un circuito combinacional produce su diferenc_ia. que resta dos bits y Este también ti.n, unu salida que especifica ha prestado un 1' se designa bi; det si se mi'ue'do con r y el bit del sustraendo con v. para reariár.x-y \"r r\" a\"¡u lá\"r;],Jil t i v a s d e x y y . S i r l y , t e n d r e m á tsr e s p o s i b i l i d a d e s : lagnitudes rela_ 1-1:0. El resultadose llama er bit d\"'dl¡;;;;,- \"s-r,éó : 0 , 1 _ 6 : 1 y O_ y se hace necesa¡io se tiene 0_1, prestar un 1 der siguiente del estad<¡ u 1 prestado siguiente.mavor asresa 2 ar b;^á;i'-:;;;;;Hi\" \"stráo-rnay\"i. que en el sistema decimal un r,ú,o\".o pre-stado misma forma agrega10 al dígito der mi_ nuendo' Con el minuendoigual a 2laiiferen\"i\" El sustractor medio necesitá ¿o. .uiiáu.. *L\"riJit\" 2-I:I. una salida genera la diferencia\"r, y se designamediante el símbolo D. la segundasalidi aesignaaacomo B (B viene de Borrow), generala señal bi.raria que informa al siguiente do que se ha prestado un uno. r,\" lu¡ia esta- de verdad para las reraciones de de un sustractor medio se puede dérivar ffj;:Í;ir\"'ida de la siguienre 00 0 0l I l0 0 ll 0 L a s a l i d ap r e s t a d a : : 0 . s i e m p r e y c u a n d o B x . 2 y . S e r ál p a r a ¡ : 0 y y : 1 . La salida D es el resultado¿\" iu oóurucrón aritméti ca 28 + x _ y. Las funcionesde B-oolepurá la, ao, ,unaá, o.r lur,ru.tor medio se derivan directamentede la tabia de ueraad, D: x,y | ry,. B: x'y Es interesantenotar g\"g J\" lógica para D es exactamentela misma que la lógica para Ia salida S ¿\"1 .\"riuaoi-.Ai\". sustractor completo Un sustractor completo es un circuito combinacional que realizauna resta entre dos bits, tomando en consideracionque se ha prestado un 1 de un estado menos simificativo. Este ci.cuito tieie tres ;\";;;á; y dos salidas. Las tres entradas,x, y e denotan J- _y -ir,u\".rdo, el sustraendoy el bit de arrastre o bit prestado respectivamente. r,\". ¿o. *liJ\"., ñ'v B, represen-

E SEC.4-4 S U S T R A C T O R E S1 2 9 H lii s: s. tan la diferencia y la salida del bit prestadorespectivamente. tabla de La verdad para este circuito es Ia siguiente: 000 00 001 ll 010 lt 0ll l0 i 100 0l i l0l 00 ll0 00 lll ll Las ocho filas debajo de las variables de entrada designantodas las com- binacionesposiblesde unos y cerosque puedenadoptar las variablesbinarias. Los unos y ceros para las variables de salida se determinan por la resta de x -y - z. Las combinacionesque tienen entrada prestada z:0 se reducena las mismas cuatro condicionesdel sumador medio. Para ¡:0, y:0 y e: 1 es necesarioprestar un 1 del siguiente estado, lo cual hace B : \\ y a g r e g a2 a x . Y a q u e 2 - 0 - 1 : l , D : 1 . P a r a¡ : 0 y y z : l 1 . , e s e c e - r n s a r i op r e s t a r e n u e v oh a c i e n d o : l y d B x:2.Ya que2-1-1:0. D:0. P a r ar : I y y z : 0 1 , s e t i e n er - y - z : 0 l o c u a l h a c eB : 0 y D : 0 . F i n a l - m e n t ep a r a¡ : l y y : I , z : 1 s e t i e n eq u ep r e s t a r , h a c i e n d B : l y 1 o x:3 p a r a3 - 1 - 1 : t h a c i e n d o : I .D Las funciones de Bpole simplificadas para las dos salidas del sustractor completo se derivan de los mapas de la Figura 4-6. Las funcionessimplificadas en suma de productosserán: D : x'y'z + x'yz' I ry'z' * xyz B:x'y*x'z*yz De nuevo se nota que la función lógica para la salida D en un sustractor completoes exactamentela misma que la salida S en el sumadorcompleto. Sin embargo,la salida B se parecea la función C en el sumador completo, excepto que la variable de entrada r se complementa.Debido a estas si- militudes, es posible convertir un sumador completo a un sustractor 0 0 -R ; 0 tr L{---++ l I r t -I l- t. r'{ I I f ¡{l t I + 7. 7. D: x'y'zl x'yzl xy'z' * xyz B:x'y+x'zrya Figura 4-6 Mapas para un sumadsr completo

l3O LOGICA OMBINACIONAL C C A p .4 completo simplemente complementando la entrada ¡ antes de su aplicación a las compuertas que forman el bit de arrastre de salida. 4.5 C O N V E R S I OE N T R E O D I G O S N C La disponibilidad de una gran variedad de códigospara los mismos elementos discretosde información da como resultado el uso de códigosdife- rentes para diferentessistemas digitales. Es necesarioalgunas vecesusar Ia salida de un sistema como entrada de otro. Un circuito de conversión debe colocarseentre los dos sistemas, si cada uno usa diferentescódigos para la misma información. De esta forma un conversorde código un circuito que hace compatibles dos sistemas a pesar de que ambo- tengan \". diferentecódigobinario. Para convertir el código binario A al código binario B, las líneas de entrada deben dar una combinación de bits de los elementos,tal como se especifica por el código A y las líneas de salida debengenerarla correspondiente combinaciónde bits del código B. Un circuito cómbinacionalreáliza e-statrasformación por medio de compuertaslógicas. El procedimiento'de diseño de los conversores código se ilustra mediante Ln ejemplo espe- de cífico de conversiónde BDC a código de exceso3. Las combinaciones bits del BDC y el exceso3 se listan en la Tabla de 1-2 (sección 1-6). como cada código usa cuatro bits para representarun I dígito decimal, debe habe¡ cuatro variables de entrada y cuatro variables I de salida. Es cpnvenientedesignarlas cuatro variablesbinarias de entrada mediante los símbolosA, B, c y D y las cuatro variables de salida con u,, -r, y, y z. La tabla de verdad que relacionalas variablesde entrada y salida se muestran en la Tabla 4-1. Las combinaciones bits para las entradas de v sus correspondientes salidas se obtienen directamente de la Tabla 1-2. Se nota que cuatro variables binarias pueden tener 16 combinaciones Tabla 4-1 Tabla de verdad para el ejemplo de conversión de códieo Entrada Salida BDC código exceso3 0 0 00 0 ll 0 0 0l 0 00 0 0 t0 0 0l 0 0 ll 0 r0 0 00 0 tl 0 0l I 0 00 0 l0 I 0 0l 0 ll I 0 l0 I 00 I 0 ll I 0l I I 00

! SEC. .5 4 C O N V E R S I ON T R E O D I G O S 3 I E C I r F de bits de las cuales se listan 10 en la tabla de verdad. Las seis combinaciones de bits no listadas para las variables entrada son las combinaciones de no importa. Como ellas nunca ocurren, se tiene la libertad de asignar un 1 ó un 0, a las variables de salida, de acuerdo a Ia que dé un circuito más simple. Los mapas de Ia Figura 4-7 se dibujan para obtener una función de Boole simplificada para cada salida. Cada uno de los cuatro mapas de la Figura 4-? representa una de las cuatro salidas de este circuito como fun- ción de las cuatro variables de entrada. Los unos marcados dentro de los cuadrados, se obtienen de dos términos mínimos que hacen que la salida sea igual a 1. Los unos se obtienen de la tabla de verdad observando las columnas de salida una por una. Por ejemplo, la columna bajo la salida e tiene 5 unos, por tanto, el mapa para z debe tener cinco unos cada uno de los cuales debe ser un cuadrado que corresponde al término mínimo que hace z igual a 1. Las seis combinaciones de no importa se marcan con X. Una posible forma de simplificar las funciones en suma de productos se lista bajo el mapa de cada variable. Se puede obtener un diagrarrra lógico de dos niveles directamente de las expresiones de Boole derivadas de los mapas. Hay otras posibilidades para el diagrama lógico que ejecuta este circuito. Las expresiones obteni- C CD -ll 'lo- CD AB OO ol LB 0 00 lt I 00 r-l ta 01 I I II t) I ( lB ^l' x X ^ ]' ^j ll X lx ^ I I I' l_l X I l-r L D D D' \\'-CD iC'D' L CD CD B B 00 0l ll I lll -T rl I f- f I 0l I l it ' I ,l AI t I [.] Ir ^ I = lxl '\\ rl J'^u ll ^ I ^ I A ^ I' D D t B'C - I]'D BC'D' v¡'-. A BC BD Figura 4-7 M a p a s p a r a e l c r ¡ n v c ' t s o rd e c t i d i g o d e B D C e x c e s o 3

I32 L o G I c Ac o M B I N A C I o N A L CAP. 4 das en la Figura 4-T pueden manipularsealgebraicamente con er propósito de usa¡ compuertascomunes pará do. o más salidas. Esta manipuración mostrada a continuación, ilustra la flexibilidad obtenida con los sistemas de múltiples salidas cuando se ejecutan con tres o más niveles de com_ puertas. z: D', y: CD + C'D' : CD + (C + D\\, X: B'C + B'D + BC'D' : B'(C + D) + BC'D' : B'(C + D) + B(C + D), w:A+BC+BD:A+B(C+D) Pl diagrama lógico que configura la expresión anterior se muestra en ra Figura 4-8. En este se_observa que la compuerta oR cuya salida es c+D se ha_usadopara configu.a. pa.cialmente cada una de ias tres salidas. No teniendo en cuenta los inversores de entraar,-ü-\"j\"\"rrción en suma de productos requiere siete compuértas AND y tre. colpuáJas oR. La con- ñguración de la Figura 4-8 requiere cuatro compuertas AND, cuatro com_ puertas oR y un inversor. si están disponibles solamente'las entradas normales, la primera ejecución requerirá inversoresp\".u ü, variables B, c -v.D. Mie¡¡tras que la segunda ejecución requiere inversorespara ras varia- b l e sB y D . Figura 4-8 Diagrama lógico para el converso¡ de código BDC a exceso 3

u p, h.i ilr *i 4-6 P R O C E D I M I E N T OE A N A L I S I S D F: El diseño de los circuitos combinacionales comienzacon las especificaciones enunciadas de una función requerida y culmina con un conjunto de ': funciones de Boole de salida o un diagrama lógico. El anólisis de un cir- ri cuito combinacionales de cierta manera el procesoinverso. Este comienza il diagrama lógico dado y culmina con un conjunto,de funcionesde rf \"o\" \"\" una\"tabla dJverdad o una explicación verbal de la operacióndel Bool\", i ¡i circuiio. Si el diagrama lógico que se va a analizar se acompañadel nom- t bre de la función, o una explicación de lo que se asumeque logre, entonc-es rt u.tetiri* del problemase ieduce a la verificaciónde la función enunciada' ii El primer paso en el análisis es asegurarse que.el circuito dado sea il combinacional y no secuencial.El diagrama de un circuito combinacional tiene compuertás lógicas sin caminos de realimentación o elementos de memoria.Ü.t camitto de realimentaciónes una conexiónde la salida de una compuerta a la entrada de una segunda compuerta que forma parte de _la entrada de la primera compuerta. Los caminos de realimentación o elementos de memoria en un circuito digital definen un circuito secuencial en el V á\"U\"\" ser analizados de acuerdo a los procedimientosesbozados Capítulo 6. una vez que se verifique el diagrama Iógico como circuito combinacional, se puede procedera obtener las funcionesde salida y la tabla de ver- ¿aa. Si-el circuito se acompañade una explicación verbal de esta función, entonces las funciones de Boole o la tabla de verdad son suficientes para la verificación. Si la función del circuito está bajo investigación,entonces es necesariointerpretar la operación del circuito de la tabla de verdad derivada. El éxito de tal investigación se facilita si se tiene experiencia previa y familiaridad con'una gran variedad de circuitos digitales. La ha- üiU¿\"a- de correlacionaruna tabla de vqrdad con una tarea de procesamiento de información es un arte que se adquierecon Ia experiencia. Para obtener las funciones de Bbole de salida de un diagrama lógico, se procedede la siguientemanera: 1. señálesecon símbolosarbitrarios todas las salidas de las compuertas que son fpnción de las variables de entrada. Obténgaselas funciones de Boole para cada compuerta' 2. Márquesb con otros símbolos arbitrarios aquellas compuertas que son una función de las variables de entrada y las compuertasmar- cadas anteriormente. Encuéntrese las funciones de Boole para ellas. 3. Repítaseel procesoesbozadoen el paso 2 hasta que se obtengan las salidas del circuito' 4. obténgase las funcionesde Boole de salida en términos de las va- riableJ de entrada solamente,por sustitución repetida de las funciones definidas anteriormente. El análisis del circuito combinacionalen la Figura 4-9 ilustra el procedimiento propuesto.Se nota que el circuito tiene tres entradasbinarias, 133

I34 LoGIcAcoMBINACIoNAL CAP. 4 A, B y c y dos salidas binarias, F, y Fz. Las salidas de las diferentes compuertas se marcan con símbolos intermedios. Las salidas de las compuertas que son funciones de las variables de entrada son solamente F2 , Tt y Tz. Las funciones de Boole para estas tres salidas son: Fz:AB+AC+BC Tt:A+B+C TZ: ABC En seguida se consideran las compuertas de salida que son funciones de los símbolos ya definidos: Tt: FiT, F': T' + T' La función de Boole de salida F, está ya expresada como una función de las entradas solamente. Para obtener F, comó función de A, B y c se forman una serie de sustituciones como sigue a continuación: Ft : Tt* Tr: F;Tt + ABC : (AB + AC + BC),(A + B + C) + ABC : ( A ' + B , ) ( A ,+ C , ) ( 8 ,+ C , ) ( A+ B + C ) + A B C : ( A ' + B ' C ' ) ( A B+ A C ' + B C ,+ B , C )+ A B C ' : A , B C , + A , B , C+ A B , C , + A B C si se quiere continuar con la investigación y determinar la ta¡ea de infbrmación-trasformación lograda po. esie circúito se puede derivar la tabla de verdad directamente de las funciones de Boole y tratar de reco- A B C A B (- B C B C Figura 4-9 Diagrama lógico para el ejemplo de análisis

S E C .4 . 6 PROCEDIMIENTO ANALISTS 135 DE nocer una operación familiar. Para este ejemplo nótese que el circuito es un sumador completo, con Fr siendo Ia suma de salida y Fz el bit de arrastre de salida. A, B y C son las tres entradas sumadas algebraicamente. La derivación de la tabla de verdad para el circuito es un proceso directo una vez que se reconozcan las funciones de Boole de salida. Para obtener la tabla de verdad directamente del diagrama lógico sin pasar por las derivaciones de Ias funciones de Boole, se procede de la siguiente manera: 1. Determínese el número de variables de entrada del circuito. Para n entradas, fórmese las 2n posibles combinaciones de entrada de unos y ceros listando los números binarios desde 0 hasta 2\" - I' 2. Márquese las salidas de las compuertas seleccionadas con símbo- los arbitrarios. 3. Obténgase la tabla de verdad para las salidas de aquellas compuer- l li tas que son una función de las variables de entrada solamente. 4. Procédase a obtener la tabla de verdad para las salidas de aquellas c',mpuertas que son una función de los valores definidos previa- rrente hasta que se determinen las cclumnas para todas las salidas. Este proceso puede ilustrarse usando el circuito de la Figura 4-9. En Ia Tabla 4-2 se forman las ocho combinaciones posibles para las tres entradas variables. La tabla de verdad para F, se determina directamente de los valores de A, B y C con F, igual a 1 para cualquier combinacic,n que tiene dos o tres entradas iguales a l. La tabla de verdad para Fj es el complemento de Fr. Las tablas de verdad para T1 y ?2 son las funciones OR y AND de las variables de entrada respectivamente. Los valores para T3 se derivan de ?, y Fj: T, es igual a l cuando T'' y F:t son iguales a uno, y a cero de otra manera. Finalmente, F, es igual a 1, para aquellas combinaciones en las cuales T2 o T3 o ambas sean iguales a 1. Por inspección de las combinaciones de la tabla de verdad para A, B, C, Ft y F, de la Tabla 4-2 se muestra que son idénticas a la tabla de verdad del sumador completo dado en la Sección 4-3 para r, y, z, S y C respectivamente. Tabla 4-2 Tabla de verdad para el diagrama lógico de la Figura 4-9 F2 Tl T3 Fl 000 0 000 00r 0 0ll 010 0 0ll 0tl I 0 000 r00 0 I 0ll l0l I 0 000 rt0 I 0 000 lll I 0 r0l

r I36 LOGICACOMBINACIONAL CAP. 4 Considérese ahora un circuito combinacionalque tiene combinaciones de entrada de no importa. Cuando se diseña un circuito como este,se marcan las combinaciones no importa con una X en el mapa y se les asigna de un 1 o un 0, segúnsea lo más convenientepara la simplificación de la fun- ción de Boole de salida. Cuando se analiza un circuito con combinaciones de no importa se tiene una situación totalmente diferente. Aunque se asume que las combinacionesde entrada de no importa nunca ocurren, el hecho es que si cualquiera de estas combinaciones aplica a las ense tradas (intencionalmenteo por error) se tendrá presente una salida binaria. El valor de la salida dependeráde la escogencia la X durante de el diseño. Parte del análisis de tal circuito puede involucrar la.determi- nación de los valores de salida para las combinaciones entraia de no de importa. como ejemplo,considérese conversor códigode BDC a código el de de exceso3 diseñado en la Sección 4-b. Las salidas obtenidas cuando Áe aplican las seis combinaciones usadas del código BDC a las entradas no son: Entradas BDC no usadas SaLidas ABCD x I I 0 0 I I I I I 0 I 0 0 I I I 0 I 0 0 0 I I 0 0 0 I I I I 0 I 0 Estas salidas pueden derivarse por medio del método del análisis de la tabla de verdad esbozado en esta sección. En este caso particular, las salidas pueden obtenerse directamente de los mapas de la Figura 4-7. por inspección de los mapas, se determina cuando las X en los iuadrados de los términos mínimos correspondientes a cada salida, han sido incluidos como unos o ceros. Por ejemplo, el cuadrado del término mínimo m,6 (1010) se ha incluido con los unos para dar salidas w, x y z pero tro paü y. por tanto, las salidas para mro son wxyz:1101 tal como están listadas en la tabla anterior. Se nota que las primeras tres salidas en la tabla no tienen significado en el código de exceso 3 y por lo menos tres salidas correspon- den al decimal 5, 6 y 7 respectivamente. Esta coincidencia es totalmónte una función de Ia escogencia de X durante el diseño. 4-7 CIRCUITOS AND DE MULTINIVEL N Los circuitos combinacionalesse construyen más frecuentementecon com- pygflls NAND y NOR en vez de compuertasAND y OR. Las compuertas NAND y NoR son más comunesdesdeel punto de vilta del materiai (trard- ware) ya que se obtienen en la forma de circuitos integrados. Debido a la importancia de las compuertas NAND y NoR en el áiseño de circuitos combinacionales, importante poder reconocer relación que existe entre es la

I sEc. 4-7 CIRCUITOS AND DE MULTINIVEL 137 N ü los circuitos construidos con compuertas AND-OR y sus diagramas NAND o NOR equivalentes. La ejecución de los diagramas lógicos de dos niveles NAND y NOR fue presentada en la Sección 3-6. Aquí se considera el caso más general de los circuitos de multinivel. El procedimientopara obtenercircuitos NAND se presentaen esta seccióny para los circuitos NOR en la siguientesección. Compuerta universal La compuerta NAND se conocecomo la compuertauniversal ya que cualquier sistema digital se puede configurar con ella. Los circuitos combinacionales y secuencialespueden construirse también con esta compuerta ya que el circuito flip-flop (el elemento de memoria usado más frecuentemente en los circuitos secuenciales) puedeconstruirsea partir de dos compuertas NAND conectadas especialmente como se muestra en la Sección 6-2. Para demostrar que cualquier función de Boole puede configurarsecon compuertas NAND, se necesita no solamente mostrar que las operaciones lógicas AND, OR y NOT puedenser configuradas con compuertasNAND. La configuración las operaciones de AND, OR y NOT con compuertas NAND se muestra en la Figura 4-10.La operaciónNOT se obtienede una compuerta NAND de una sola entrada, lo cual constituyeotro símbolopara el inversor. La operación AND requiere dos compuertasNAND. La primera produce la AND invertida y la segundaactúa como un inversor para producir la salida normal. La operación OR se logra mediante una compuerta NAND con inversoresadicionales en cada entrada. Una manera convenientede configurar un circuito combinacionalcon compuertas NAND es obtener las funciones de Boole simplificadas en tér- minos de AND, OR y NOT y convertir las funcioncsa lógicaNAND. La con- NOT (inversor) AND ( A ' , B ' ) ' ,A * u : oR Figura 4-1O Configuración del NOT, AND y OR por medio de compue¡tasNAND

I38 LoGIcACoMBINACIoNAL CAP. 4 versión de expresiones algebraicas de operaciones AND, oR, Nor a operaciones NAND son comúnmente muy complicadas ya que envuelve un gran número de aplicaciones del teorema de De Morgan. La dificultad se elude mediante el uso de manipulaciones de circuitos y reglas sencillas las cuales se esbozan a continuación: Configuraciónde las funciones de Boole- Método del diagrama de bloque I,a configuración de funciones de Boole con compuertas NAND pueden obtenerse por medio de una técnica de manipulación del diagrama de bloque. Este método requiere que se dibujen otros dos diagramas lógicos antes de obtener el diagrama lógico NAND. sin embargo el procedimiento es muy simple y directo: Í ¡ A partir de una expresiónalgebraica,dibújeseel diagramalógico con compuertasAND, OR y NOT. Asúmaseque se tienen disponibles las entradas normales y sus compuertas. 2 . Dibújese un segundodiagrama lógico con la lógica NAND equivalente, como se da en Ia Figura 4-10 y sustitúyasepara cada compuerta AND, OR y NOT. Quítese cualquier par de inversores en cascada del diagrama ya que Ia doble inversión no produce una función lógica. euítese los inversoresconectadosa entradas externas simples y complemén- tese la variable de entrada correspondiente.El nuevo diagrama lógico obtenido es la configuración con compuertas NAND requerido. Este procedimientose ilustra en la Figura 4-II para la función: F: A ( B + C D )+ B C ' La ejecuciónAND-OR de esta función se muestra en el diagrama lógico de la Figura 4-11(a).Para cada compuerta AND, se sustituye una compuerta NAND seguidade un inversor; para cada compuertaoR se sustituyen in- versoresde salida seguidosde una compuerta NAND. Esta sustitución se desprendedirectamentede Ias equivalenciaslógicas de la Figura 4-10 y se muestra en el diagrama de la Figura 4-11(b).Este diagrama tiene siete in- versoresy cinco compuertas NAND de dos entradas con sus respectivos númerosdentro del símbolo de Ia compuerta.El par de inversoresconecta- dos en cascada(de cada recuadro AND a cada iecuadro oR) se eliminan ya que forman doble inversión. EI inversor conectadoa la entrada B se qui- ta y se asigna Ia variable de entrada como B'. El resultadoes el diagrama lógico NAND mostrado en la Figura 4-11(c),con el número dentro de cada símboloidentificando la compuertade la Figura 4-11(b). Este ejemplo demuestraque el número de compuertasNAND necesarias para ejecutar la función de Boole es igual al número de compuertas AND-OR si se cuenta con las entradas normales y su complemento.si se

( D B A R ('' (a) ConfiguraciónAND-OR C D R A A B (' (b) Sustituyendo funciones NAND equivalentes la Fizura5-8 de (c) Configuracióncon NAND Figura 4-ll C o n f i g u r a c i ód e I ' : A n ( B + ( ' l ) t t B ( ' c o n c o m p u e r t aN A N D s IJJ

(a) Configuración AND-OR (b) SustituyendofuncionesNAND equivalentes (c) ConfiguraciónNAND Figura 4-12 Configuración (A+ B')(CD *E) de con compuertasNAND cuenta solamente con las entradas normales, se deben usar inversorespara generar las entradas complementadasnecesarias. Un segundo ejemplo de configuración con NAND se muestra en la Fi- garu 4-12.La función de Boole que se va a ejecutar es: F:(A+B,)(CD+E) La configuraciónAND-OR se muestra en la Figura 4-12(a), su sustitución y con lógica NAND, en la Figura 4-12(b).Se puedenquitar un par de inver- t40

sEc. 4-7 C I R C U I T O S A N D D E M U L T I N I V E L4 ' N ' soresen cascada.Las tres entradasexternasE, A y B' que van directamente a los inversoresse complementan y se quitan los correspondientes inversores. La config¡ración finál con compuertasNAND está en la Figura 4-12(c). El núméro de compuertas NAND del segundo ejemplo es igual al nú- mero de compuertasAÑD-OR más un inversor adicional en la salida (compuerta NANb 5). En general,el número de compuertasNAND necesarias para configurar una función es igual al número de compuertas AND-OR, fxcepto po*ralgun inversor ocasional. Esto es verdad si se cuenta con las entrádas-normáles su complementoya que la conversiónhace que se com- y plementen ciertas variables de entrada. El método del diagrama de bloque es algo aburrido de usar ya que requiere el dibujo de dos diagramas lógicos para obteaer la respuesta en el tercero. Con álguna experiénciaes posible reducir la cantidad de trabajo anticipándo.e J los pares de inversores en cascada y a los inversores en las eniradas. Comenzandocon el procedimientoesbozado, es muy difi- no cil derivar las reglas generalespara la ejecución de funciones de Boole con compuertas NAND directamente de una expresión algebraica. P r o c e d i m i e n t od e a n á l i s i s El procedimiento anterior considera el problema de derivar un diagrama togico NAND de una función de Boole dada. El procesoinverso es el análi- siJdel problema que comienza con un diagrama lógico N4ND dado y que culmina con una expresiónde Boole o una tabla de verdad. El análisis de los diagramas lógicoi NAND sigue el mismo procedimientopresentado.en la Secc-ión 4-6 pára el análisis de los circuitos combinacionales. única La diferencia qul la lógica NAND requiere una aplicación repetida-del teo- -se \"t rema de De Morgan. demostrará la deducción de la función de Boole a partir de un dlagrama lógico. Luego se demostrará la deducción de la taÉla de verdad diiectamente del diagrama lógico NAND. Finalmente, se presentará un método para converti¡ u¡r diagrama lógco- NAND a un diagr\"*u lógico AND-OR por medio de la manipulación de un diagrama de bloque. Deducciónde la función de Boole a p a r t i r d e l a m a n i p u l a c i ó na l g e b r a i c a El procedimientopara deducir la función de Boole a partir de un diagrama lógíco se esbozaeñ la Sección 4-6. Este procedimiento se demuestra para el diágrama lógico NAND mostrado en la Figura 4-13,el cual es el mismo que d\" la Figura 4-11(c). Primero, todas las salidas de las compuertas \"q,r\"l -\"r.\"tt con símbolos aritméticos. Segundo se derivan de las funciones \"\" Boole para las salidas de las compuertas que reciben solamente entra- de das externas: Tt: (CD\\': C' + D' T r : ( B C ' ) ': B ' * C La segunda forma se desprende directamente del teorema de De Morgan y prr\"á\" a veces ser más conveniente de usar. Tercero, las funciones de

t t Figura 4-13 Ejemplo de análisis I Boole de compuertas que tienen entradas de funciones anteriormente derivadas se determinan en .rden consecutivo hasta que la salida se exprese en términos de variables de entradas: \\: (B'7,)': (B'C'+ B'D')' :(B+CXB+ D):B+CD T ¿ : ( A T r ): l A ( B + C D ) j , p: (rrra)' : ' : ¡1rcf ¡nó + coll'\\, BC',+ A(B + CD) t Deducción de la tabla de verdao El procedimiento para obtener I^. tabla de verdad directamente de un diagrama lógico se esbozaen la Sección 4-6. Este procedimiento se demuestra por e! diagrama lógico NAND de la Figura 4-13. primero se listan las cuatro variables de entrada conjuntamente óon las 16 combinaciones de unos v ceros como se muestra en la Tabla 4-8. Segundo se marcan las salida.s de todas las,compuertas con símbolos aritméticos como en la Figura 4-13. Tercero se obtienen las tablas de verdad para las salidas de aquellas compuertas que son función de las variables de entrada solamente. Estas son T, y ( c D ) ' , e n t o n c e ss e m a r c a n c e r o se n a q u e l l a s f i l a s d o n d e a m - -T¿.Tt: y D sean iguales a 1y se llena el resto de las filas de ?, con unos. F. 9 También Tr: (BC )' de tal manera que se marcan cerosen uqrr\"iru, colum- n a s - d o n d eB : \\ y c:0 y se llena el resto de las filas de T, conunos. Se- guidamente se procede a obiener la tabla de verdad para las salidas de aquellas compuertas que son función de las salidas deiinidas previamente hasta que se determine la columna para la salida F. Es posiblé, ahora, obtener una expresión algebraica a partir de la tabla de verdad derivada. El mapa mostrado en la Figura 4-r4 se obtiene directamente de la Tabla 4-3 y tiene unos en los cuadrados de aquellos términos mínimos para krs 142

{ 5 f Tabla 4-3 Tabla de verdad para el circuito de la Figura 4-13 T2 T3 T4 0000 0 l0 0001 0 l0 0010 0 l0 00ll I l0 0100 I ll 0101 I ll 0ll0 I l0 0lll I l0 1000 0 l0 l00l 0 l0 l0l0 0 t0 l0ll 0 0l ll00 I 0l ll0l I 0l lll0 I 0l llll 0 0l l I AB 00 0l I l' I t Figura 4-14 D F:AIJTI.JC,_ACt) Deducciónde F a partir de la Tabla 4-3 cuales F es igual a 1. La expresión simplificada que se obtiene del mapa será: F : A B + A C D + B C ' : A ( B + C D )+ B C ' Esta es la misma expresión de la Figura 4-ll, verificando así la respuesta correcta. Trasformación del diagrama de bloque Es conveniente algunas veces convertir un diagrama lógico NAND a SU equivalente diagrala ló_gico AND-OR para facilitar el procedimiento de 143

{ I44 LOGTCACOMEINACTONAL CAP. 4 I análisis. Al hacer esto, la función de Boole puede derivarse mediante el uso del teorema de De Morgan. La conversión muy fácilmente r de diagramas ]ó$co-s se logra a través.del proceso inve-rsour u.uaá pár\" la ejecución de los mismos. En la sección 3--6se most¡a¡on ¡o.;ír\"bi;*grári.o. para la compuerta NAND. Estos símborosse repitieron alternos en litr'igura ¿-rlp.i conveniencia. Po¡ medio de un conciente uso dL ambos términJs, po.i'blu convertir un diagrama NAND a una forma equivalente AND-oÍt. \". La conve¡siónde un diagrama lógico NAñD ;;;;i;srama AND-OR se logra a través de un cambio de símibros de un ¡ño lr,u\"urtido a oR in_ vertido en niveles de^compuertas arternas. El primer;;;i que debe cam_ biarse a un símbolo oR invertido debe ser el último nivJ Estos cambios producen pares de círculos en ra misma línea, t\", ya que representan doble complementación. una \"\"\"r\"r'iu\"¿.r, eliminarse comp,r\"rt\" AND u oR de y.ry .ol1 e\"t.rgqa pu:{e también quitarse ya que no hace ninguna función lógica. una AND u oR de una sora entrada con u\" la entrada o la salida se cambia a un circuito inversor. \"ir.rrü\"r, ,1-\\a B--------{ *-¡ ABC i A---{ - B' - C c----l_J é--4_z )-¿' , ,nurr' (a) AND invertido (b) OR invertido Figura 4-15 Dos símbolospara una compuerta NAND Este procedimiento se demuestra en la Figrrra 4-16. El diagrama lógico .N+NP de la Figura 4-16(a) se conviert\" .rr,-di\"gr\"_\" .AñO_OR. El sím_ bolo-de-la gompuerta en el último nivel se\" cambia a un oR invertido. obser_ vando los diferentes niveles, se encuent-raotra compuerta que requiere un cambio de símbolo como se muestra en la.Figur; a_i6ó\" Cualquier par de círculos en la misma línea se eliminan. círcil,os q\"\"lá1, a ent¡adas exter_ nas se eliminan siempre y cuando la variable ¿e'e\"traáa correspondiente esté complementada.El diagrama lógico ¡,No-on ;q;;\"id\" se dibuja en la Figura 4-16(c). 4.8 C I R C U I T O SN O R D E M U L T I N I V E L La función NoR es el dual de la función NAND. por esta razón todos los procedimientos y reglas para la lógica NoR forma\" el-áu\"l de los correspondientes procedimientos y regla-sdesarrollaá;-;; ü t¿gi\"\"-ñÁñó. Esta sección enumera varios métodospa-rala co., togica NoR y el análisis mediante el seguimiento dg una listi \"o\"irg.ir*io. áé-lápi\"o. ,rüdo, p\"o la lógica NAND. sin_embargono se incluye una m¡ís detallada para prevenir repetición de lo expuestoen la Sección4-2. \"rpri\"\".íó\" Compuerta universal Laconlpuerta NoR es univers¿r.ya que se puede ejecutar cuarquier función de Boole con ella incluyendo el ciicuiio flip-¡of -=J;\"d, t\"'se\"\"i¿r, o-2. La conversión de AND, oR y NoT a t¡óR ü -o\".i.\" \"i t\" rig,r,a a--fi'. \"r,

L' D' l B'. A B (a) Diag¡ama lógico NAND D B' A B (b) Sustitución de símbolosOR invertido en nivelesalternos D B A B ( c ) Diagrama lógicoAND-OR Figura 4-16 Conversiónde un diagramalógico NAND a AND-OR NOT (inversor) ¿---l ffA' t A: B OR (A' -r B')'- AB AND B Figura 4-L7 Configuración de NOT' OR Y AND por medio de compuertas NOR t45

146 LOG¡CACOMBINACIONAL CAP 4 La operaciónNoT se obtiene de una compuertaNoR de una sora entrada orro símbolo p\".\" inversor.^LaoperaciónOR requiere l\"^:::::l:ti^tuve NoR. dos compuertas \"t La primera produce la oR inu\"liia, y actúa como un inversor para obtener la la segunda sarida ;\";;;1.\"i; operación AND por medio de la óomp\"e.ta ñoR .on i\"rl-r.á.., u^áicior,\"re. cada en :il\"\"t# C o n f i g u r a c i ó nd e l a s f u n c i o n e sd e Boole_ Método del diagrama de bloque El procedimiento del diagrama de bloque para configurar f.unciones de concompuertas Noñ 1:t\" previa para crón --- --¡ \"\".i-iiut \"l;;\"ül;i\"\"io?llo\"u¿o en la sec_ las compuertasNANID. 1' Dibújeseel diagrama rógicoAND-OR a partir de una expresiónalge_ braica. Asúmase que se cuenta con las errtiadas normales y su complemento. 2' Dibújese un segundodiagrama lógico_con lógica NoR equivalente, de la maney ,lTdu e\" tá figu, a 4_17, sustitirye.rdocada compuer_ ta AND, OR y NOT 3' Elimínese ros pares de inversores en cascadadel diagrama. -.\".r.ilt* los inversoresconectadosa entradas euítese .*t\"irr\", y comple- méntesela variable de entrada correspondiente. El procedimientose ilustra en la Figura 4-rg para la función: F: A(B + cD) + BC' La ejecuciónAND-oR de ra función se_muestra Figura 4-18(a).Por cada-c\"-p\"\"ii\" óh en el diagrama rógicode la .\" sustituye .rr,\" NoR seguida de un inverso¡' por cáda com-puerta \"o*p.rerta AND ie ,,rJiirryu' inve¡sores en las entradas de una compuerta Nory. rt pa, ae-r;;;;.;.\", en cascada de la oR enmarcada la ANb y se elimina. Los cuatro inversores conectadosa ras entradas externas se \"\"-\"tá\" remueven y se comprementanlas variables de entrada Er resultado .l aiagram; tári.\" ñón mostrado en la Figura 4-18(c).El nume19-* \". numerg d:.:l-p.\"\"fras l\"_-o*rtas NOR e.te e¡emptoes igual 1-l \"i AND_OR *á. .r. inve¡so¡ adicional a la (compuertaNoR 6). En general el núme¡o salida para la ejecución de funciones ¿e Boolá au necesa¡ias \"o*p,,,\"iü.-ñon compuertas es iguar ;,1;;; de AND-OR exceptopor un inversor o\"\".ion\"l.\"Lo \"i y cuando se cuente con ras entradas a.,terio. J válido siempre normalesy * ya que la misma conversióninduce qu\" .\" \"\"-pl\"lento ciertas variables. \" \"o*pr\"-\".rten P r o c e d i m i e n t od e a n á l i s i s El análisis de los diagramas lógicos NoR sig'e los mismos procedimientos presentados la sección 4--6para-el en análisis de los circuitos combi_ nacionales.para deducir una función d\" Bnrr;-¡;;;^;iü\",\"a lógico se

(. D D A u C' (a) Configuración AND-OR Sustituyendolas funcionesNOR equivalentes la Figura 5-19 de ^ B, C (c) Configuración NOR Figura 4-18 C o n f i g u r a c i ód e F - A ( B + C D ) + B C ' c o n n compuertas OR N marcan las salidas de varias compuertas con símbolos arbitrarios. Me- diante varias sustitucionesse obtiene la variable de salida como función de las vaiiabhs de entrada. Para obtener la tabla de verdad de un diagrama lógico sin primero deducir la función de Boole, se forma una tabla ha- t47

CAP. 4 148 L O G I C AC O M B I N A C I O N A L c i e n d o u n a l i s t a d e l a s n v a r i a b l e s c o n 2 ' f i l a s d e u n o s y c e r ose. L a t a b l a s deducen compu-ertasNoR de verdad de las ,piiá\", de las diferentes en cadena hasta obtenrri\"Lui\" de verdad de salida. La función de salida de una compuertaNOR trpü;, ¿r lu forma T : (A+ B', +C)\" de tal ma- ;;t;^*; üiutru ¿. para T se m.arca con un 0 para aquellas combi- \".ia\"á ó ¿ c : \\.El restode las filas se llena con unos. naciones que A:l 6¡: en T r a s f o r m a c i ó nd e l d i a g r a m a d e b l o q u e lógico para convertir un diagrama lógico NOR a su equivalente diagrama NOR mostrados en la AND_OR, se usan ior\"i-iofor\"para las \"o-pr*itu* Fizura 4-1g. La OR i\"\";id\" símbolo noimal para una compuerta NOR ;'i;';,Ñó\"f;;td;-;;-;;; alternativa convenienle que utiliza el teorema \". \"l que á.'b;^Iü'\";;-;l; convención de pequeños círculos en las entradas denotan comPlementación' , 4_ _ _ _ _ _ S . tA_B+cy A'B'c' -\\A-B-CI 'o a-ñ -- 3-J E- (b) AND inve¡tida { a) OR invertida Figura 4-19 Dos símbolospara una compuerta NOR diagramaAND-OR se La conversiónde un diagrama lógico NOR a un logra ¡xrr medio ¿u I\"Jü;; l;. .i-bolo. de OR invertida a AND inver- \"\" y en niveles alternos' Los pares de tida comenzando ,rr-\"i rifti-o nivel c í r c u l o s p e q u e ñ o s \" n r r t t \" m i s m a l í n e a s e e l i m i n a n ' s e q u i t a n l a s c círculo r ' ompue que tengan un'pequeño tas AND u OR de una .ola entrada a no ser en un lnversor' a t salida o a Ia entrada, en cuyo casose convierten el diag¡ama Este procedimiento se muestra en la Figu'7!-?\\tld\" Elsímbolo para la lógico NOR en t\"l *-\"ár*ierte a un diagrami¡,NO-On. ;;\"\";;;;;-\"\" .\"-ñiu a un AND invertida' Al observar \"l\"\"liál.u \"f',iiti-á se encuentrauna en el nivel 3 y dos en dl los diferentesniveles, \"o-p\"\"*\" nivel 1. Estas comp-iertas sufren un cambio de símbolos como se muestra línease remueven. Los en (b). cualquierp;; il circulos una misma en círculos van a entradas que externas quitansiempre cuando hayan se y se La compuerta ;;;;ü*;;lado las variables entradacorrespondientes, de e n e l n i v e l s s e c o n v i e r t e e n u n a c o m p u e r t a A N D dmuestra l a e n t r a d a se e u n a s o la en tanto se elimina.El diagrama lógicoÁÑó-on buscado, Figura 4-20(c). 4-9 LAS FUNCIONES EXCLUSIVA OR Y DE EOUIVALENCIA La oRe lusav.de iv realt: - xc iv equ binarias que $\".1\"ff #:\"3.t\"?.ffiHi:\" ffitl; \"l'-Y:, X1 ;\" |e, oPeraciones xOY:ry'+x'Y xOY:ry*x'Y'

C' D' (a) Diag¡ama lógico NOR C' D' (b) Sustitución de símbolos AND invertida en niveles internos B C' (c) Diag¡ama lógico AND-OR Figura 4-2O Conve¡sión- un diagrama Iógico NOR a AND-OR de Las dos operaciones son complementos entre sí. Cada una de ellas es asociativa y commutativa. Debido a las dos anteriores propiedades, una función de tres o más variables, puede expresarse sin paréntesis de la siguientemanera: (A @B)o c: A@(B e c) : A @B @ c Esto implicaúa la posibilidad de usar compuertas OR-exclusiva (o de equivalencia) con tres o más entradas. Sin embargo las compuertas OR-exclusiva de entrada múltiple son antieconómicas desde el punto de vistade los materiales. De hecho, aun la función de dos entradas se construye con otro tipo de compuertas. En la Figura 4-2I(a\\, por ejemplo, se muestra la ejecuci-ón la función OR-exclusiva de dos entradas con compuertasAND, de ÓR v NOf . La Figura 4-21(b)la muestra con compuertas NAND. t49

I5O L O G I C AC O M B I N A C I O N A L CAP. 4 Solamenteun número limitado de funcionesde Boole se puedenexpre- sar exclusivamenteen términos de operaciones OR-exclusivaso de equivalencia. Empero, estas funciones resultan a menudo durante el diseño de sistemas digitales. Las dos funciones son particularmente útiles en ope- racionesaritméticas y en correcciónde detección de errores. Una expresiónen OR-exclusivade n variableses igual a una función de Boole con 2\" /2 térmínos mínimos cuyos números binarios equivalentes tengan un número impar de unos. Esto se muestra en el mapa de la Figura 4-22(a) para el caso de cuatro variables. Hay 16 términos mínimos para cuatro variables. La mitad de los términos mínimos tienen un valor nu- mérico con un número impar de unos; la otra mitad tiene un valor numé- rico con un número par de unos. El valor numérico de un término mínimo se determina a partir de las filas y columnas de los cuadradosque representan el término mínimo. El mapa de la Figura 4-22(a)tiene unos en los cuadradoscuyos términos mínimos tienen un número impar de unos. La función puede expresarse términos de operación OR-exclusiva con las en cuatro variables. Lo anterior se justifica por medio de la siguiente mani- pulación algebraica: A B ce, @o 1,,u,',,(cD, +A, +c,D) :v,iii,1,4,ii,í:i,' (a) con compuertas AND-OR-NOT re) (b) con compuertas NAND Figura 4-21 Configuraciones del OR-exclusrvo

C 0 0 B B I lc l 0l I 0l I 1 I lu ^1 I I ll I l I D D F-AaBfiCeD F .= A ABOCAD (4, (b) Figura 4-22 Mapa para cuatro variables (a) función OR-exclusiva y (b) función de equivalencia una expresión de equivalencia de n variables es igual a la función de Boole cón 2\"/2 términos mínimos cuyos números binarios equivalentes tienen un número par de ceros. Esto se demuestra en el mapa de la Figura 4-22(b) para el caso de cuatro variables. Los cuadrados,con unos representanlos ocho términos mínimos con un número par de cerosy la fun- cién puede expresarse términos de operaciones equivalenciacon las en de cuatro variables. cuando el número de variables en una función es impar, los términos mínimos con un número de par de ceros son los mismos que los términos con un número impar de unos. Esto se puededemostraren el mapa de tres variables de la Figura 4-23(a).Por tanto, una expresión de OR-exclusiva es igual a una expresión de equivalencia cuando ambas tienen el mismo número impar de variables. Sin embargo,ellas forman los complementos entre sí cuando el número de variables es par de la manera como se muestra en los mapas de la Figura 4-22(a)y (b). Cuando los términos mínimos de una función con un número impar de variables tiene un número par de unos (o por equivalenciaa un número impar de ceros), la función puede expresarsecomo complementode una expresión de OR-exclusiva o de equivalencia.Por ejemplo, la función de trés variables mostrada en el mapa de la Figura 4-23(b)puede expresarse de la siguientemanera: (A@BOC)':A@BOC ( A o B o c ) ' : A o B @c La salida S de un sumador medio y la salida D de un sumador completo (Sección 4-3) puede configurarse con funciones OR-exclusivas ya que óada función consiste en cuatro términos mínimos con valores numéricos que tienen un número impar de unos. La función de OR-exclusiva se usa t5l

BC BC A 00 0l Á 00 0 0 I I All I All t t C L (a) l:-A@B0c: AaBa,c (bl F: A@B'..C : A rBOC Figura 4-23 Mapaparafunciones tresvariables de bastante en Ia ejecuciónde operaciones aritméticas digitales debido a que estas últimas se ejecutan por medio de un procesoque requiere una ope- ración de sumas o restas repetitivas Las funciones de OR-exclusiva y de equivalpncia son muy útiles en sistemasque requierencódigosde deteccióny correcciónde errores.Como se trató en la Sección 1-6, un bit de paridad es una forma de detectar errores durante la trasmisión de información binaria. Un bit de paridad es un bit extra incluido con un mensajebinario para hacer el número de unos par o impar. El mensaje,incluyendo el bit de paridad, se trasmite y luego se comprueba en el extremo de recepción los errores. Un error se detecta si la paridad comprobadano corresponde la trasmitida. El cir- a cuito que generael bit de paridad en un trasmisor se llama generadorde paridad; el circuito que compruebala paridad en el receptorse llama comprobador de paridad\" Como ejemplo, considérese un mensaje de tres bits para trasmiti¡se con un bit de paridad impar. La Tabla 4-4 muestra la tabla de verdad para el generadorde paridad. Los tres bits x, y y z constituyen el mensajey son las entradas al circuito. El bit de paridad P es la salida. Para una paridad impar, el bit P se generapara hacer el número total de unos impar (P incluido). De la tabla de verdad, se ve que P:1 cuando el número de unos en x, y y z es par. Esto corresponde mapa de Ia Figura 4-23(b); al así, la función P puede expresarse la siguiente manera: de p:x@yOz El diagrama lógico para el generadorde paridad se muestra en la Figura 4-24(a). Este consiste en una compuerta OR-exclusiva de dos entradas y una compuerta de equivalencia de dos entradas. Las dos compuertaspue- y den ser intercambiadas aun producir la misma función ya que P es igual a: p:xOy@z El mensajede tres bits y el bit de paridad se trasmiten a su destino donde se aplican a un circuito de observación de paridad. Durante la trasmisión ocurre un error si la paridad de los cuatro bits es impar, ya que la información binaria trasmitida fue originalmente impar. La salida C del comprobador de paridad debe ser un 1 cuando ocurre un error, es 152

Tabla 4-4 Generaciónde paridad impar Bit de paridad generado P t (a) Generador ParidadimPar de (b) Comprobador de paridad imPar de tres bits de cuatro bits Figtra 4-24 Diagramas lógicos para la generación y comprobación de la paridad decir, cuando el número de unos en las cuatro,entradassea par. L,a Tabla a-5 es la tabla de verdad de un circuito comprobadorde paridad impar. De él se observaque la función de C consistede ocho términos mínimos con valores numéricosque tienen un número pal de ceros.Esto corresponde al mapa de la FigurÁ ¡-ZZ(V),de tal manera que la expresiónpuedeser expresadácon operadoresde equivalencia de la siguiente manera: C: xOYOzOP El diagrama lógico de un comprobador de paridad se.muestra en la Figura 4-24b1y consiJte en tres compuertas de equivalencia de dos entradas. Vaté la pena anotar que el generadorde paridad puede ejecutarsecon el circuito de ta Figura 4-24(b\\ si la entrada P se mantiene permanente- mente en lógica 0 y1a salida se marca P, la ventaja estriba en el hecho de \"circuiios q* u-bor pueden ser usados para generación de paridad y comprobación. Es obvio del presenteejemplo que los circuitos de generacióny com- p.obación de pariáad tengan una función de salida que incluye la mitad de los términós mínimos cuyos valores numéricos tengan un número par o impar de unos. En consecuencia estos se pueden ejecutar con compuertas de equivalenciay de OR-exclusiva' 153

, Tabla 4-5 Comprobación de la paridad impar f Cuatro bits recibidos Comprobación del error-paridad C 00 I 0t 0 t0 0 ll I 00 0 0l I l0 I ll 0 00 0 0l I l0 I ll 0 00 I 0l 0 10 0 ll I REFERENCIAS Rhyne, Y. T., Fundamentalsof Digital S)'.stem.s Design.EnglewoodCliffs, N. J.: Prentice-Hall. Inc.. 1973. 2 . Peatmán,J. P., The Design of Digítal Sysúems. Nueva York: McGraw-Hill Book Co.,1972. N a g l e ,H . T . J r . , B . D . C a r r o l ,y J . D . I r w i n , A n I n t r o d u c t i o n o C o m p u t e r o g i c . t L Englewood liffs, N. J.: Prentice-Hall,nc., 1975. C I H i l l , F . . I . , y G . R . P e t e r s o nI,n t r o d u c t i o nt o S u , i t c h i n g h e t ¡ n - n d L o g i c a lD e - T a sign, 2a. ed. Nueva York: John Wiley & Sons,Inc., 1974. Maley, G.4., y J. Earle, The Logíc Design of TransistorDigitaL Computers. En- glewood liffs,N. J.: Prentice-HallInc., 1963. C , 6 . F r i e d m a n , . D . , y P . R . M e n o n , T h e o r ya n d D e s i g no f S u i t c h i n g C i r c u i t s .W o o d - A l a n d H i l l s , C a l i f . : C o m p u t e rS c i e n c e r e s s , n c . , 1 9 7 5 . P I PROBLEMAS 4-1. Un circuito combinacional tiene cuatro entradas y una salida. La salida es igual a 1 cuando (1) todas las entradas sean iguales a 1 o (2) ninguna de las entradas sea igual a 1 o (3) un número impar de entradas sea igual a 1. 154

I H 'l PROBLEMAS I 55 fr il (a) Obtenga Ia tabla de verdad. ii (b) Encuentre la función de salida simplificada en suma de productos' (c) Encuentre la función de salida simplificada en producto de sumas. (d) Dibuje los dos diagramas lógicos' y gene- 4-2. Diseñe un circuito combinacional que acepte un número de tres bits re un número binario de salida igual al cuadrado del número de entrada' bits para 4-3. Es necesario multiplicar dos números binarios, cada uno de dos formar su producto en binarios. Asuma Ios dos números representados por at, ao ! ó,, b,, donde el suscrito 0 denote el bit menos significativo' (a) Determine el número de líneas de salida necesarias' (b) Encuentre las expresiones de Boole simplificadas para cada salida. producto) de los dos 4-4. Repita el Problema 4-3 para formar la suma (en vez del números binarios. que repre- 4-5. Diseñe un circuito combinacional con cuatro líneas de entrada que generan el senten un dígito decimal en BDC y cuatro líneas de salida complemento de 9 del dígito de entrada' de cuatro bits 4-6. Diseñe un circuito combinacional cuya entrada es un número y cuya salida es el complemento de 2 del número de entrada' por 5 una entrada en dí- 4-7. Diseñe un crrcuito combinacional que multiplique gito decimal representada en BDi. La salida debe ser también en BDC. de entrada sin Demuestre que las salidas pueden obtenerse de las líneas usar ninguna compuerta lógica' la representaciór 4-8. Diseñe un crrcuito combinacional que detecte un error en lógico de un dígito decimal en BDC. En otras palabras obtenga un diagrama cuya .alida sea lógica 1 cuando las entradas tengan una combinación poco usual en el código. medios y una com- 4-g. configure un sustractor completo con dos sustractores Duerta oR. 4-10. Demuestre cómo un sumador completo puede ser conveitido a un sustractor completo con Ia adición de un circuito inversor' 4-11. Diseñe un crrcuito combinacional que convierta un dígito decimal del códi- go8,4,-2,-1aBDC. del código 4-12. Diseñé un circuito combinacional que convierta un dígito decimal 2 , 4 , 2 , 1a l c ó d i g o 8 , 4 , - 2' - l. de cuatro dí- 4-13. obtenga el diagrama lógico que convierte un número binario gitos a r,,rr.,rrln\"ro decimal én BDC. Nótese que se necesitan dos dígitos áecimales ya que los números binarios van de 0 a 15' que 4-14. un decodificador BDC a siete segmentos es un circuito combinacional acepta un número decimal en BDC y genera las salidas apropiadas para la selécción de segmentos en un indicador usado para mostrar el dígito decimal' seg- Las siete salidas del decodificador (o, b, c, d, e, f, il, seleccionan los mentos correspondientes en el indicador como se muestra en la Figura P4-14 (a). La designación numérica escogida para representar el. número decimal BDC se muestra en la Figura P4-14(b). biseñe el circuito decodificador de a siete segmentos.

I56 LOGICACOMBINACIONAL CAP. 4 a -l -t rls l l, l | | lo -l _l t_ l: I_-tt--l ll I t_tll _r_l .l , l. lc _l (b) Designación numérica para el tablero numérico (a t Designación de segmentos Figura P4-14 Figura P4-15 4-15. Analice los dos circuitos combinacionalesmostrados en la Figura P4-15. Obtenga las funciones de Boole para las dos salidas y explique Ia operación del circuito. 4-16. Deduzcala tabla de verdad del circuito mostradoen la Figura P4-15. 4-I7. Mediante el uso del diagrama de bloque, convierta el diagrama lógico de la Figura 4-8 a una configuracióncon NAND. 4-18. Repita el Problema 4-I7 para una configuración con NOR. 4-19. Obtenga el diagrama lógico NAND de un sumador completo de las funciones de Boole. C:xl+xz+yz S.:C'(x+y+z)+ry2 4-20. Determine la función de Boole para la salida F del circuito de la Figura P4-20. Obtenga un circuito equivalente con menos compuertas NOR.

A' C B B Figura P4-20 4-21. Determine las funciones de Boole de salida de los circuitos en Ia Fizura P4-21. 4-22. Obtenga la tabla de verdad para los circuitos en la Figura P4-21. 4-23. Obtenga el diagrama lógico equivalente AND-OR de la Figura P4-21(a). (b) Figura P4-21 157

I58 LoGIcAcoMBINACIoNAL CAP. 4 4-24. obtenga el diagramalógicoequivalenteAND-oR de la Figura p4-21(b). 4-25. obtenga el diagrama lógico de una función de equivalencia de dos entradas usando(a) compuertas AND, OR y NOT: (b) compuertas NOR y (c) compuer_ tas NAND. 4-26. Demuestre que el circuito en la Figura 4-2L(b) una oR-exclusiva. es 4 - 2 i . D e m u e s t rq u e I O B O C O D : e X 0 , 3 , 5 , 6 , 9 , 1 0 1 2 ,l 5 ) . , 128' Diseñe un circuito combinacionalque convierta un número de cuatro bits en código reflejado (Tabla 1-4) a un número binario de cuatro bits. Ejecute el circuito con compuertas OR-exclusiva. 1-29. Diseñe un circuito combinacionalpara comprobarla paridad par de cuatro bits. Se requiereuna salida de Iógica 1 cuando los cuatro bits no constituyen una paridad par. 'I 30' Ejecute las cuatro funcionesde Boole listadas usando los tres circuitos sumadoresmedios (Figura 4_2e). D:AO¿OC E: A'BC+ AB'C F: ABC' + (A' + B')C G:ABC 4-31. Ejecute la función de Boole: F: A B , C D , + A , B C D ,+ A B , C , D + A , B C , D con compuertasOR-exclusivav AND.

* IF IC il 'f Lógica combinacional con MSI Y LSI - 4 N .) :! 5-1 INTRODUCCION ElpropósitodelasimplificacióndelasfuncionesdeBooleesobteneruna resulte en rrn circuito de expresión algebraica ql-r\" \"uuttao. se configure que determina un circuito de bajo cos- baio costo. stn emoarJo, eL criterio simplificación -iii ;;'; il;;\"'áLú. a\"ni'irse si se va a evaluar el éxito de la i;g;\"á;. proc.di-iunto de diseño para los circuitos combinacionales las compuertas nece- p.?r.\"ira\" en la secci ón 4_2 minimiza el número de s a r i a s p a r a e j e c u t u , - u n u f u n c i ó n d a d a . E s t e p r o c e d i m i e n t o c l á queoutilice e sic asum función' aquel que, dados do, cir\"uiiot qu\" tuuti\"an ,la misma que cuesta menos' Esto no es menos compuertas et pte^fetible debido a .,u\".ru.iurnénte cierto cuando se usan circuitos integrados' C o m o s e i n c l u y e n v a r i a s c o m p u e r t a s l ó g i c a s e n u n a s o l a p a s t ipastilla lla..de CI se vuelv\" la máyoría de lás compuertas de una \".onO--i\"\";;;; utilizadaaunquealhacerloseaumenteeltotaldecompuertas.Másaún' algunas de las i\"t\";;;;;;iones entre las . compuert,as ,en muchos CI son usar tantas interconexiones internas a la pastilla y es más económico pa- i,.,i\".rru. posiblés pu.u Sd\"t minimizar el número de conexiones entre t i l l a s e x t e r n a s . O o n l o s c i r c u i t o s i n t e g r a d o s ' n o e s l a c a n t i d usadocy m pnú- r . a d d e o el u e número y tipo de cI tas lo que determl\"un .i áo\"lo, .ino e\"l putá ejecutar una función mero de interconexiones externas necesariu* dada. H a y n u m e r o s a s o c a s i o n e s c u a n d o e l m é t o d o c l á s i c o d e l a S e c c i ó nd a2 4-- p a r a e j e c u t a r. u n a f u n c i ó n no produce el mejor circuito combinacional de simplificación en este da. Además, la tabla áe verdad y el procedimiento método se vuelve -\"v1t-pficado, ti nú-\"to de variables de entrada es \"l obtenido dice si debe ser configu- excesivame.rt\" gru.,Jé. El circuito final SSI' cuales podrían rado con ,rnu .or,\"*i¿n aleatoria de compuertas 'las. grande de cI y cableado de intercone- utilizar un número relativamente procedimiento de di- xión. En la mayoría á\" to' casos la aplicación de un combinacional para una función seño alterno prr\"d\"*ptoautl' un circulto el método de diseño clásico. La dada aun -e¡o, q.re-el obtenido al seguir p o s i b i l i d a d d e u n p , o \" \" a i , , ' i \" ' ' t o d e d i s e ñ o a l t e r n o d e p e n d e d e u n p r o b l e un ma il;;;;ilii;l i\"\"g\"\"¡ á\"r diseñador. métodoclásicoconstituve El que se producen resul- procedimiento geneál tal, que si se usa se garantiza t59

I60 L O G I C A O M B I N A C I O N AC O N M S I Y L S I C L CAP. 5 tados.. sin-embargo, -cuando se amplía el método clásico es aconsejable investigar la posibilidad de un método alterno que sea más eficient\" p\"r, el problemaparticular entre manos. Lg Rqimerapregunta que debe contestarseantes de pasar por un di- seño detallado de un circuito combinacional,es si la función éstá dispo_ nible e¡ una pastilla de cI. La mayoría de circuitos MSI se obtienen comercialmente. Estos circuitos realizan funciones digitales específicas comúnmenteusadas en el diseño de sistemas de compirt\"do.r, digit\"l\".r. Si no se encuentra un componente MSI que produ\"ca exactamente la función necesaria,un diseñador recursivo dete poder formular un método para incorporar un MSI en un ci¡cuito. La selecciónde componentes MSI con preferenciasobre las compuertas SSI es extremadamenieimportante ya que invariablemente dará como resultado una reducción considerable de pastillas de CI y de cablesde interconexión. La primera mitad de este capítulo presenta ejemplos de circuitos combinacionalesdiseñados por métodos diferentes á lor pto\"edimientos clásicos. Todos los ejemplos demuestran la construcción interna de las funciones MSI existentes. Así se presentan nuevas herramientas de di- señoy al mismo tiempo se familiariza el lector con las funcionesMSI existentes. Es muy importante conocer las funciones MSI existentes no solamente en el diseñode circuitos combinacionales, sino también en el diseño de sistemas de computadoresdigitales más complicados. ocasionalmente se encuentran circuitos MSI y LSI que pueden aplicarse directamente al diseño y ejecución de cualquier ciicuilo combinacional. Cuatro técnicas de diseño de lógica combinacionalmediante MSI y LSI se introducen en la segundamitad de este capítulo. Estas técnicas hacen uso de las propiedadesgeneralesde los decohificadores, multiplexores' memorias de programación (RoM) y arreglos lógicos p.ogru-rúle, (PLU). Estos cuatro componentes cI tiénen u\"n gran\"nú-.ro á\" aplica- de ciones. Su uso en la configuraciónde circuito\" descritos aquí es una de las muchas aplicaciones. \"o*bittu\"ionales 5-2 S U M A D O R P A R A L E L OB I N A R I O EI sumado¡ completo introducido en la sección 4-3 forma la suma de dos bits y un bit de arrastre previo. Dos números binarios de n bits pueden sumarse por medio de este circuito. para demostrar con un ejemplo espe- cífico considéresedos númerosbinarios, A:1011 y 8:0011 s:1110' cuando se-agreganun par de bits de u.r sumador completo \".ryu \".r*u el circuito produce un bit de arranque que se usa con el par de bits de una posición más significativa. Esto se muestra en la siguiente tabla: Sumador completo Suscrito i 4321 de la Figura 4-S Arrastre de entrada 0tl0 ci Sumando 10ll Ai Sumando 00ll Bi Suma lll0 ^T Arrastre de salida 00ll c,*,

u $ ill ll .! sEc. 5-2 SUMADOR ARALELO INARIO P B 161 * Los bits Se suman con sumadorescompletos, comenzandocon el bit menossignificativo (suscrito) para formar el bit de suma y el bit de arrastre. Las éntradas y las salidas del circuito sumador completo de la Eigura 4-5 se indican a continuación. El arrastre de entrada C' en la posición menossignificativadebeser 0. El valor de C,a¡ €n una posiciónsignifica- tiva dada es el arrastre de salida del sumador completo.Este valor se trasfiere al bit de arrastre de entrada del sumador completo que agrega los bits a una posiciónsignificativa de mayor posición a Ia izquierda. La suma de bits es generadaatí, co*ertrando desde la posición de la extrema derecha y es Jisponible tan pronto como se genereel bit de arrastre previo correspondiente. Lá suma de dos números binarios de n bits, A y B pueden generarse de dos maneras:en serie o en paralelo. El método de la suma en serie usa solamente un circuito sumador completo y un elemento acumulador para conservarel arrastre de salida generado.El par de bits en A y B se trasfiere en serie,uno a la vez a través del solo sumador completopara producir una cadenade bits salida de Ia suma. El bit de arrastre de salida acumulado de un par de bits se usa como bit de arrastre de entrada para el siguiente put d-\" bits. El método en paralelo usa n circuitos sumadores cJmpletosy todos los bits de A y B se aplican simultáneamente.El bit de u.rr.tr. de salida de un sumador completo se conecta al arrastre de entrada del sumador completo de la posición siguiente a Ia izquierda' Una vez se hayan generadolos bits de arrastre, los bits de la suma correcta salen por las salidas de suma de los sumadorescompletos' lJn sumador paralelo binario es una función digital que produce una suma aritmética de dos números binarios en paralelo. Este consiste en r\"iii\"aó.é!,-completos conectadosen cascadacon la salida de arrastre de un sumador completo conectadoal arrastre de entrada del siguiente sumador completo. La Figura 5-1 muestra Ia interconexión de cuatro circuitos sumadores completos (FA) para dar un sumador paralelo binario de cuatro bits. Los rrr*ádo.\". de A y los bits sumadores de B se designan por medio de nú- meros suscritos de derecha a izquierda con el suscrito 1 denotandoel bit de más bajo orden. Los arrastrés se conectan en cadena a través de los sumadorescompletos.El arrastre de entrada del sumador es C1 y la salida de arrastre es C5. Las salidas S generanlos bits de suma requeridos. Cuando el circuito sumador completo de cuatro bits se encapsuladentro de una pastilla CI tendrá cuatro terminales para un sumando, cuatro terminales para otro sumando, cuatro terminales para los bits de suma y dos terminalés para los arrastresde entrada y salida.* un sumador completo de n bits requieren sumadores completos.Pue- de construirsea partir de las CI sumadores completosde 4, 2 y 1 bit conectando en cascadavarias pastillas. La salida de arrastre de una pastilla debe conectarse la entrada de arrastre de aquella con Ios siguientesbits a de mayor orden. Los sumadorescompletosde 4 bits son un ejemplo tipico de una fun- ción-MSI. Puedenusarseen muchas aplicacionesque incluyen operaciones aritméticas. Obsérveseque el diseño de este circuito por medio del mé- * Un ejemplode un sumadorcompletode cuatro bits es el CI TTL tipo 74%3.

s3 s2 Figura 5-1 Sumadores completos de 4 bits todo clásico necesitaría una tabla de verdad con 2e : 512 gn*,¡edq6, ya que hay nueve-entradas al circuito. Mediante el uso de un método iterativo de colocar en cascada una función ya conocida se puede obtener una con- figuración simple y bien organizada. La aplicación de esta función MSI al diseño de un circuito combinacional se demuestra con el siguiente ejemplo: EJEMPLO 5-I: Diséñese un conversor de código BDC a e x c e s o3 . Este circuito fue diseñado en Ia Sección 4-5 por medio del método clásico. El circuito obtenido de este diseño se muestra en Ia Figura 4-8 y requiere 11 compuertas. Cuando se ejecuta con compuertas SSI requiere 3 circuitos integrados y 14 conexiones i n t e r n a s ( s i n i n c l u i r l a s c o n e x i o n e s d e e n t r a d a y d e s a l i d a ). L a inspección de las tablas de verdad revela que el código equivalente de exceso 3 puede obtenerse del código BDC mediante la suma del binario 0011. Esta suma puede ejecutarse fácilmente mediante el circuito MSI de sumadores completos de 4 bits mos- ' trado en la Figura 5-2. El dígito BDC se aplica a las entradas A, las entradas B se colocan a 0011 constante. Esto se logra aplican- d o l ó g i c a1 a 8 1 y B z y l ó g i c a0 a B j , B t y C t . L a l ó g i c a1 y l a lógica 0 son señales físicas cuyos valores dependen de la clase de familia de los CI usados. Para los circuitos TTL, lógica 1 equivale a 3,5 voltios y lógica 0 equivale a tierra. Las salidas S del circuito darán el código equivalente de exceso 3 del dígito de entrada en BDC. Esta configuración requiere un CI y 5 conexiones,sin in- c l u i r l a s c o n e x i o n e sd e e n t r a d a v s a l i d a . Propagación del arrastre La suma de dos números binarios en paralelo implica que todos los bits de los sumandos están disponibles para el cálculo al mismo tiempo. Como en cualquier circuito combinacional, la señal debe propagarse por las com- t62

No seusa L5 a. A2 Entrada BDC ^ ^1 ¡ Salida de e x c e s o3 Bl B2 B3 D - Ll Figura 5-2 Convertidor de código de BDC a exceso 3 puertas antes que Ia suma de salida correcta esté disponible en Ios termi- de irte, ¿\" salid;. El tiempo de propagacióntotal es igual al retardo propagaciónde una compuertatípica multiplicando por el número de nive- ies'de compuertasen el circuito. El mayor tiempo de propagaciónen un sumador paralelo es el tiempo que se toma el bit de arrastre en propagarse pá, to. ,rr*adore. completoÁ. Cbmo cada bit de la salida de suma depende del valor del arrastre ie entrada, el valor de S, en cualquier estado dado en el sumador, estará en su valor final establesolamentehasta que el bit de arrastre de entrada a este estado se haya propagado.ConsidéreseIa .átidu S, en la Figura b-1. Las entradasA, y Bt alcanzanun valor esta- la ble tan pronto como las señalesde entrada se apliquen al sumador.Pero entrada de arrastre C., no va a su estado estable final hasta que esté disponible c3 en su valoi de estado estable.De manera similar, c, tiene que ;.;;.;; i, C, t así sucesivamente hasta C1' Así, irán la salida Sr y el arrastre C, a un valor final de estado estable hasta que se propagueel arrastre a través de todos los estados. El número de niveles de compuertaspara la propagacióndel arrastre se puede deducir del circuito del sumador completo. Este circuito es de- ¿ucldo en la Figura 4-5 y redibujado en la Figura 5-3 por conveniencia' Las variables de entrada y salida usan el suscrito i para denotar un estado tipico de un sumador pu.ál\"lo. Las señalesen P, y G, llegan a su valor de esiado estable despuéi de la propagaciónpor sus compuertasrespectivas' Estas dos señales io.t a todos los sumadorescompletosy depen- \"om,rnei den solamentede los bits de entrada de los sumandos.La señal del arrastre de entrada, C,, se propaga arrastrede salida, C¡+t a través de una al I compuerta AND y una óompuerta OR, lo cual constituye dos niveles de com- p\"\"riu. Si hay cuatro sumadorescompletos en el sumador paralelo, la salida de arrastre Cu tendrá 2X4:8 niveles de compuertasdesde C1 hasta Cr. El tiempo d\" p.oprgución total en el sumador será el tiempo de t63

complet' Figura 5-3 Circuitosumador propagación en un sumador medio, más ocho niveles cie : rpuertas. Para un s.r-aAor paralelo de n bits, hay 2 n niveles de comp.;e:l's para el bit de arrastre por los cuales se debe propagar. El tiempo de propagación del arrastre es un fact,-,:.:rnitante de la velocidad con la cual se suman dos números en paralei, .\\unque un sumador paraielo, o un circuito convencional, tengan sier:.pre un valor en sus terminales de salida, las salidas no serán las cor¡ecta. .l no se Ies da a las señale$ el tiempo suficiente para propagarse a tFa\\'trs de las compuertas conectadas desde las entradas hasta las salidas. C, mo todas las operaciones aritrnéticas se ejecutan con sumas Sucesivas. el ttempo com- piendido durante el proceso de suma es muy crítico. Una sc'iución obvia para reducir el tiempo de demora de propagación del arrastre es la de usar compuertas más rápidas con demoras reducidas a pesar de que los circuitos hsicos tengan un límite de su capacidad.' Otra solucion es Ia de aumentar la complejidad del equipo de tal manera que se reduzca el tiempo de demora del arrastre.Hay otras técnicas para reducir el tiempo de pro- pagación del arrastre en un sumador paralelo. La técnica usada más extensamente emplea el principio de obseruación del arrostre ¡,súerior y se describe a continuación. Considérese el circuito del sumador completo mostrado en Ia Figura 5-3. Si se definen dos variables binaias nuevas: P,: A,@ B, G,: A,B, 1a suma de salida y el arrastre puede expresarse como: S,:4Oq C¡*t: Gi + PiCi C, se llama el arrastre generado\"y produce un arrastre de salida cuando A, y B, son 1 sin tener en cuenta el arrastre de entrada. ,f se llama el arrastre propagado ya que es el término asociado con la propagación de C , h a s t aC , * 1 . Se escribe la función de Boole para la salida de arrastre de cada estado y se sustituye para cada C, su valor a partir de las ecuaciones previas: t64

Figura 5'4 Diagrama lógico del generador del bit de arrastre [nsterror Cz: Gt + PtCl Ct: Gz+ P2C2: Gz* Pz(Gt + P,C,) : G 2 + P 2 G t+ P z P t C l Cq: G t + P 3 C 3 : G t I P 3 G 2+ P 3 P 2 G :+ P 3 P z P t C l en Como las funciones de Boole para cada arrastre de salida se expresan suma de productos, cada fun¿ión debe ser configurada con un nivel de de compuerta; AND seguidas de una compuerta OR (o mediante dos niveles NAND). Las tres fiinciones de Boole para C2, Ct Y Ca se configuran con que el generador del arrastre primario mostrado en la Figura 5-4. Nótese Ca no tiene que esperar u C, y C2 para propagarse; de hecho C', se propaga al mismo tiemPo que C:¿Y C;.* La construcción de un sumador en paralelo de 4 bits con un arrastre posterior se muestra en la Figura 5-5. cada salida de suma requiere dos genera la compuertas OR-exclusivas. La salida de la primera OR-exclusiva vari;ble 4 y la compuerta AND genera la variable G¡. Todas las P y G se generan en ios .riueies de compuértas. Los arrastres se propagan a través *Un generador de arrastre posterior es el CI tipo 74782. Se c-ompone de compuertas : G + PC t. AND-OR ilnvertida. Tiene también dos salidas para generar Cs t65

Generador de bit de D arrastre posterior ^2 Figura 5-5 sumadores completos de 4 bits con bit de arrastre posterior del generadorde arrastre posterior (similar al de la Figura b-4) y se aplican como entradas a una segunda compuerta oR-exclúsiva. Despué, q,r\" las señales P y G se establezcan a sus valores de estado estable, ioao, io, arrastres de salida se generarán después de una demora de dos niveles de compuertas. Así, las salidas s2 hasta sn tienen iguales tiempos de de_ mora de propagación. El circuito de dos niveles pará el arrastré de salida c'' no se demuestra en Ia Figura b-4. Este circulto puede derivarse fácil- mente por el método de ecuación sustitución como ie hizo anteriormente (ver Problema 5-4). 5-3 SUMADOR ECIMAL D !.u. computadores o calculadoras que realizan operaciones aritméticas directamente en el sistema de números decimales representan números decimales en la forma de binarios codificados. un sumador para tal com- t€6

sEc. 5-3 S U M A D O RD E C I M A L 1 6 7 putador debe usar circuitos aritméticos que aceptan números decimales codificados y presentan resultados en el código aceptado. Para suma binaria, fue suficiente considerar un par de bits significativos al tiempo' conjuntamente con el arrastre anterior. Un sumador decimal requiere un mínimo de nueve entradas y cinco salidas, ya que se requieren cuatro bits para codificar cada dígito decimal y el circuito debe tener un arrastre de entrada y uno de salida. Por supuesto,hay una gran variedad de circuitos de suma decimal que dependen del código usado para representar los dí- gitos decimales. El diseño de un circuito combinacional de nueve entradas y cinco sa- Iidas por el método clásico requiere una tabla de verdad con 2e :512 entradas. La mayoría de las combinaciones de entrada son condiciones de no importa, ya que cada entrada de código binario tiene seis combinaciones que son válidas. Las funciones de Boole simplificadas por el circuito pueden obtenerse por un método de tabulado generado por un computador y el resultado podría ser probablemente una conexión de compuertas formando un patrón irregular. Un procedimiento alterno, es sumar los números con circuitos sumadores completos, teniendo en cuenta el hecho de que no se usan seis combinaciones en cada entrada de 4 bits. La salida debe ser m o d i f i c a d a d e t a l m a n e r a q u e s o l a m e n t e a q u e l l a s c o m b i n a c i o n e sb i n a r i a s , válidas del código decimal, se generen. Sumador BDC C o n s i d é r e s eI a s u m a a r i t m é t i c a d e d o s d í g i t o s d e c i m a l e s e n B D C , c o n u n arrastre posible de un estado anterior. Como cada dígito de entrada no e x c e d ea l á s u m a d e s a l i d a n o p u e d e s e r m a y o r q u e 9 + 9 + 1 : 1 9 , siendo el 1 en la suma, el arrastre de salida. Al suponer que se aplican dos dígitos BDC a un sumador binario de 4 bits, el sumador formará la suma enbina' rio y producirá un resultado que puede variar entre 0 y 19. Estos números d e c i \" m a l e ss e l i s t a n e n l a T a b l a 5 - 1 y s e m a r c a n c o n s í m b o l o s K , Z * , Z r , Z¿ y 2,. K es el arrastre y los s\\scritos bajo la Ietra Z representan los pÁ* s,' 4, 2 y 1 que deben ser asignados a los cuatro bits en el códig<r blC. La primera óolumna en Ia tabla Iista las sumas binarias a medida que aparec;n en las salidas de un sumador binarío de 4 bits. La suma de salida de dos dígítos decimales debe representarse en BDC y debe aparecer en la forma listada en la segunda columna de la tabla. El problema es encontrar una regla simple por medio de la cual el número binario en la primera columna puede convertirse a la correcta representación de dígi- tos BDC del número en la segunda columna. Al examinar el contenido de la tabla, es aparente que cuando la suma binaria sea ig¡al o menor que 1001, el correspondiente número BDC es idéntico y por tanto no se necesita conversión. Cuando el número binarir,r e s m a y o r q u e 1 0 0 1 s e o b t i e n e u n a r e p r e s e n t a c i ó nB D C n o v á l i d a . L a s u m a d e l b i n a r i o 6 ( 0 1 1 0 )a I a s u m a b i n a r i a I o c o n v i e r t e a l a r e p r e s e n t a c i ó nB D C correcta y también produce el arrastre de salida requerido. El circuito lógico que detecta Ia corrección necesaria puede derivarse de las entradas de la tabla. Es obvio que se necesita una corrección cuando

168 LOGICA OMBINACIONAL N MSI Y LSI C CO CAP. 5 Ia suma binaria tiene un arrastre de salida K:1. Las otras seis combinaciones desde 1010 hasta 1111 que necesitan una corrección tienen un 1 en la.posiciónzr. Para distinguirlosdel númerobinario 1000 1001que tam- y bién tienen un 1 en la_posiciónzr, se especificará más adólante[ue z, ó zt debentener un 1. La condición para que una correccióny un anastre de salida pueda ser expresadapor *.dio d. u.,u función de Boole: C: K + Z B Z 4 +Z 8 Z 2 cuando c: l, es necesario agregar 0110a Ia suma binaria y suministrarun arrastre de salida a Ia siguienteetapa. I Tabla 5-1 Deducciónde un sumadorBDC Suma binaria S u m aB D C Decimal K z8 z4 z2 zl C ,s8 s4 s2 ,sr 0' 0 0 0 0 00000 0 0 0 0 0 I 00001 I 0 U 0 I 0 00010 2 0 0 0 I I 00011 0 0 I 0 0 00100 A 0 0 I 0 I 00101 5 0 0 I I 0 00110 6 0 0 I I I 00lll 7 0 I 0 0 0 01000 8 0 I 0 0 I I 01001 9 0 0 l0 r000 0 r0 0 0 ll r000 I ll 0 00 l00l 0 t2 0 0l l00l I l3 0 r0 l0l0 0 l4 0 rl l0l0 I l5 I 0 0 00 l0ll 0 ló I 0 0 0l l0tl I t7 I 0 0 t0 rl00 0 l8 I 0 0 ll 1100 I l9 lJn sumador BD.c. es un circuito que agrega dos dígitos BDC en paralelo y produce un dígito suma en BDC. unsrimador gbc dene incluir Ia c o r r e c c i ó n l ó g i c a e n s u c o n s t r u c c i ó n i n t e r n a . p a r a a g r e g a r0 1 1 0 e n l a suma binaria, se usa un segundo sumador binario de 4 bils óo*o .\" muesrra en la Figura 5-6. Los dos dígitos decimales, conjuntamente con un arrastre de entrada, se agregan primero en el sumadoi binario de 4 bits superior para producir la suma binaria. cuando el arrastre de salida es igual u no se agrega nada a la suma binaria. cuando es igual a 1 se agrega \"u.o, el binario 0110 a la suma binaria por medio del sumadór binario de ? bits lnre_

Sumando Sumando n I ! 1 ', Entrada Salida de Sumador binario de 4 bits de arrastre arrastre 28 24 22 zl Bit de arrastre de saiida Sumador binario de 4 bits de de BDC l'igura 5-6 Diagrama bloque un sumador sumador binario superior rior. El arrastre de salida generado a partir del puede ignorarse porque Ju ü i\"ro.-ación ya disponible en el terminal de arrastre de salida. Cada uno de los su- El sumador BDC puede construirse con tres CI' madores de 4 bits u. función MSI y Jas tres compuertas para la lóe]c1 \"\"u decorreccióncaben\"\"\"\"\"pastillassl.sinembargo,elsumadorBDC de propagación se obtiene en un .i..,-,ito úSt.- Para alcanzar demoras más cortas, un sumador MSI BDC i n c l u y e l o s c i r c u i t o s n e c e s a r i o sp a r a co¡rección no nece- io. u.rurtr\"s posteriores. El circuito sumador para la puede optimi- sita todos los cuatro sumadores completos y este circuito zarsedentro de una Pastilla de CI' decimales necesita Un sumador paralelo decimal que suma n dígitos á\" rrrrrru'dores BDC. El arrastre de salida de una etapa debe co- \" \"t;;;t de mayor orden' nectarse al arrastre de entrada de la siguiente etapa *El CI TTL tipo 82583 una sumador es BDC' 169

5 _ 4 C O M P A R A D OD E M A G N I T U D E S R -'., . :--paracron dos númeroses una operación de que determinasi un nú_ r\"cr e: ma-\\'orqu€' menor que o igual a otro '\"¿¿n:itrdes un circuito número. Un comparadord.e combinaciónal_q-u. .o-pululoL,t-\".os, A y B r determinasus magnitudesrerativas.Bi resurtádod; L comparación se especificapor medio de tres variables binarias A: B, ó A<8. luá-i\"Ji*, cuando A > B, El circuito para comparar dos números de . n bits tiene 22, entradas en la tabla de verdad y se vuerve muy complicado aun pu.u n : 3. por otra parte, como es de sospechar, circuito un comparador tiene cierta cantidad de regularidad. Las funciones digitaies que poseen una reguraridadinhe- rtntt bi0ndufinidg $u\"J\"r,J,r\"lu..\" po-r medio un procedimiento de algo_ iltlltlr0 utt¡tlontrá tl;;[;;;; J ;;;;;;;l; sit0 su ¿*,,i\"n\"lu que especifica un conjunto de pasos, lo\"s cuales du' uru solución al p r o b l e m a s i s e s i g u e n . S e i.finitoa r á lustr éste método deduciendo un argoritmo para el diseño de un comparador de magnitud de 4 bits. El algoritmo es una apricación dir:ecta á\" ;; p.t\"ear-r\"nto que usa una persona para comparar-ras magnitudes \"rr.ro rerativas^de dos números. con_ sidérese los números A y B cada 4 dígit.s y escríbase los coeficientes de los números en orden significativn \"or. dJr\"\"r,áe\"t\" a\" la siguiente manera: A : A,A,A,Ao B : BrB2BrBo donde cada suscrito de letra representa uno de ros dígitos der número. Los dos números son iguales si toáos t,or-pu.\", de números significativos son i g u a l e s ,e s d e c i r s i - 4 1 : p: ., ir:\"Éj , At: Bt y Ao:.8u. Cuando los números son binarios ros dígitos son 1 ó 0 y ra relación de igualdad para ca_ de bits puede .*pré.u..\" lógicamente con una furrción de equiva- [X\"Tl x, : A,B,+ A'iB,¡ i : 0, 1,2,3 donde x¡:l solamente si el par de bits en la posición l s o n i g u a r e se s d e c i r si ambos son unos o ceros. La igualdad de dos números A y B se indica en un circuito combina_ cional por rrfedio de una variable binaria ae saliaa q;; ;; designa con el símbolo (A: B). Esta variable binaria es igual a 1 si los números de entra_ da A y B son iguales; de lo contra.lo s\".á igual a 0. para que exista esta condición de iguardad, todas las ,rarialle. ;:;;ü; .\"i'i?rul\", a 1. Esto produce una operación AND de todas las va¡iables: (A:B):xrxrxrxo la variable binaria (A -- B) es igual a 1 solamente si todos los pares de dí- gitos de los dos números son izuáles. Para determinar si A es mlyor o menor.qug_B se inspeccionan las mag_ nitudes relativas de.los pu.\".. á\" dígitos significativo, clesde la posición significativa más arta. siios \"o-\"rrr\"ndo dostígiñr\"\" ig\"\"i\"r, se compara t70

F it I il i sEc. 5-5 DECODIFICADORES I71 I el siguiente par de dígitos siguientes menos significativos. Esta compara- ción continúa hasta que se encuentre un par de dígitos desiguales. Si el correspondiente dígito de A es 1 y el de B es 0, se concluye que A > B. Si e l c o r r e s p o n d i e n t ed í g i t o d e A e s 0 y e l d e B e s 1 s e t i e n e q u e A 1 8 . L a c o m p a r a c i ó n s e c u e n c i a l p u e d e e x p r e s a r s el ó g i c a m e n t e p o r l a s d o s s i g u i e n - tes funciones de Boole: (A > B): 4Éi * xrArB'r* xrxrArB', * x3xrxrAsB', i. ¡l ( A < B ) : A ' z B t I x l A ' r B 2 r x ' r x r A 'r B , * x r x r x r A ' o B o l. los símbolos (A > B) y (A < B) son variables de salida binarias que son ig'tra- I les a 1 cuandoA> B ó A < B respectivamente. I La ejecución con compuertas de las tres variables de salida derivadas il es más simple de lo que parece ya que tiene cierta cantidad de repetición. D Las salidas \"desiguales\" pueden usar las mismas compuertas que se ne- ñ cesitan para generar una salida \"igual\". EI diagrama lógico del comparador de magnitud de 4 bits se muestra en Ia Figura 5-i.* Las cuatro ¡ de salida se generan con circuitos de equivalencia (NOR-exclusiva) y se aplican a una compuerta AND para dar la variable binaria de salida (A:B). Las otras dos salidas usan las variables f para generar las f'unciones de t Boole listadas a continuación. Esta es una configuración de multinivel y como se puede ver tiene un patrón regular. El procedimiento para obtener circuitos comparadores de magnitud para números binarios de más de cuatro bits debe ser obvio para este ejemplo. EI mismo circuito puede usarse para comparar las magnitudes relativas de dos dígitos BDC. 5-5 DECODIFICADORES discretas información presentan sistemas Cantidades de se en digitales con códigos binarios. Un código binario de n bits es capaz de representar hasta 2\" elementos dif'erentesde información codilicada. Un decodífica- dor es un circuito combinacional que convierte Ia información binaria de n líneas de entrada a un máximo de 2n líneas únicas de salida. Si la in- formación decodificada de n bits tiene combinaciones no usadas o de no importa, la salida del decodificador tendrá menos de 2' salidas. Los decodificadores presentados aquí se llaman decodificadores en l í n e a d e n a m . E n d o n d e m 1 2 \" . S u p r o p ó s i t oe s g e n e t a r 2 \" ( o m e n o s ) términos mínimos de n variables de entrada. EI nombre decodificador se usa conjuntamente con cierto tipo de convertidores de código tal como el decodificadorBDC a siete segmentos (ver Problema 4-l4l' Como ejemplo, considérese el circuito decodificador en línea de 3 a 8 de la Figura 5-8. Las tres entradas se decodifican en ocho salidas y cada salida representa uno de los términos mínimos de las variables de 3 entradas. Los tres inversores generan el complemento de las entradas y cada una de las ocho compuertas AND generan uno de los términos mínimos. Una *El TTL tipo 7485 en un comparador de magnitud de 4 bits. Tiene tres entradas más para conectar los comparadores en cascada (ver Problema 5-14).

Figura b-Z Comparador de magnitudes de 4 bits aplicación particular de este decodificador sería una conversión binaria a octal. Las variables de entrada podrían representar un número binario y las salidas représentarían los ocho dígitos en el sistema de numeración octal. Sin embargo un decodificador en línea de 3 a 8 puede ser usado para decodificar cualquier código de 3 bits para genera. ocho salidas, unu para cada elemento del código. La operación del decodificador será clasificada más adelante a partir de las relaciones de entrada salida listadas en la Tabla 5-2. obsérvese 172

Do - ' r:' Figura b-8 Decodificador en línea de 3 a g Tabla b-2 Tabla de ve¡dad del decodificador de línea de3a8 Entradas xyz Do Dt D2 D3 D4 Ds D6 D1 000 10000000 001 01000000 010 00100000 0l I 00010000 r 00 00001000 l0l 00000100 r l0 00000010 I ll 00000001 173

I74 L O G I c Ac o M B I N A C I o N A L o N M S I Y L S I c CAP. 5 que las variables de salida son mutuamente exclusivas ya que solamente una de las salidas es igual a 1 en cualquier momento. La línea de salida cuyo valor corresponde a 1 representa el término mínimo equivalente al número binario que se presenta en las líneas de entrada.* EJEMPLO 5-2.. Diseñar un decodificador BDC a decimal. Los elementos de información en este caso son los diez dígitos decimales representados por el código BDC. El código en sí mismo tiene cuatro bits, por tanto, el decodificador debería tener cuatro entradas para aceptar el dígito codificado y las diez salidas para cada uno de los dígitos decimales. Esto dará un decodificador de 4 a l0líneas de BDC a decimal. No es necesario diseñar este decodificador ya que se puede encontrar en la forma de cI como una función MSI. De todas maneras se va a diseñar por dos razones: primero dará un conocimiento de Io que se debe esperar de tal fünción MSI; segundo, esto constituye un buen ejemplo para mostrar las consecuencias prácticas de las condicionesde no imoorta. como el circuito tiene diez saúdas, sería necesario dibuiar diez mapas para simplificar cada una de las funciones de sariáa. Hay seis funciones de no importa que deben considerarse para la simplificación de cada una de las funciones de salida. En vez de dibujar diez mapas, se dibujará solamente un mapa y se escribi- rán cada una de las variables de salida D,, hasta D\". dentro de su cuadrado de término mínimo, de la manera mostrada en la Fi- gura 5-9. Hay seis combinaciones de entrada que nunca ocurren de tal manera que se marcan los cuadrados de ios términos míni- mos correspondientes con X. Es responsabilidaddel diseñador decidir cómo tratar las condiciones de no importa. se asume que ha decidido usarlas de tal nanera que se simplifican las funciones al número mínimo de ,l _]: on nl rr rn ll\\ D,, Dl D\\ D2 \" i. 0t D4 D\\ D1 Db t,, X Dr Y X De X X X X Figura 5-9 Mapa para simplificar un decodificador BDC a decimal lEl CI tipo 74138 es un decodificador en línea de 3 a 8. Se construye con compuerras NAND. Las salidas son los compleme¡rtos de los valores mostrados en la Tatla b-2.

I I S E C .5 - 5 D E C O D I F I C A D O R E S7 5 literales. D¡ Y Dt no pueden combinarse con ningún térmrno mínimo de no importa. D2 puede combinarse con el término míni- mo m r,, de no imPorta Para dar: I Dz: x'Yz' E 1 cuadrado con D,, puede combinarse con otros tres cuadrados de no importa para dar: Ds: wz se ob- Usando los términos de no importa para las otras salidas, tiene el circuito mostrado en ia Figura 5-10. De esta manera los tárminosdenoimportacausanunareducciónenelnúmerode entradas en Ia mayoría de las compuertas AND' la minimiza- un diseñador cuidadoso debería investigar el efecto de ción anterior. A pesar de que bajo las condicionesde operación normal las falla seis combinacionósinválidas nunca ocurren. ¿Qué pasaríasi hay una y ocurren? un análisis del circuito de la Figura 5-10 muestra que las seis en combinaciones no válidas de entrada producirán las salidas listadas la Tabla 5-3. El lector puede mirar la tabla y decidir si ei diseño es buencr I o malo. :' Do: w'r' )\"' D | : w'x'Y'i Dr: r'Y:,' Dl:x')z I DB: t '' I Figura 5-1O Decodificador BDC a decimal

Tabla 5-3 Tabla parcial de ve¡dad para el circuito de la Fizura 5-10 Entradas Salidas wxyz Do Dt D2 D3 D4 D5 D6 D7 D8 Ds 0 0010000010 I 0001000001 0 0000100010 I 0000010001 0 0000001010 I 0000000101 otra decisión de diseño razonable podría ser el hacer todas las salidas iguales a 0 cuando ocurre una combinación de entrada no válida.* Es- to requeriría díez compuertas AND de cuatro entradas. Se deben considerar otras posibilidades pero de todas maneras no se deben tratar las condiciones de no importa indiscriminadamente, sino que se debe tratar de investigar su efecto una vez que el circuito esté en operación. Configuración de circuitos con lógica combinacional un decodificador produce 2\" términos mínimos de n variables de entrada. Como cualquier función de Boole puede expresarse en suma de términos mínimos en la forma canónica, se puede usar un decodificador para generar los té¡minos mínimos y una compuerta oR externa para formár la Juma. De esta manera cualquier circuito combinacional con n entradas y m salidas puede configurarse con un decodificador en línea de n a 2n y m com_ puertas OR. El procedimiento para configurar un circuito combinacional por medio r1 codificador y compuertas oR requiere que las funciones de Boole 4\", del circuito se expresen en suma de términos mínimos. Esta forma puede obtenerse fácilmente de la tabla de verdad o por expansión de las funciones a su suma de términos mínimos (ver Sección 2-b). Luego se escoge un decodificador que genere todos los términos mínimos de las n variables de ent¡ada. Las entradas a cada compuerta oR se seleccionan de las salidas del decodificador de acuerdo a la lista de términos mínimos en cada función. EJEMPLO 5-J: construir un circuito sumador completo con un decodificador y dos compuertas OR. De la tabla de verdad del sumador completo (sección 4-3) se obtienen las funciones para este circuito combinacional en suma de términos mínimos: S(\",.y, : >(1,2, 4, i) z) C ( * ,y , z , ) : ) ( 3 , 5 ,6 , 7 ) * El CI tipo 7442 es un decodificador BDC a decimal. Las salidas seleccionadas están en el estado de 0 y todas las combinaciones inválidas darán una salida de solo unos. 176

ig iq 'rt $ rl decofificador -' 3x I Figura 5-11 Configuración de un sumador completo a partir de un decodificador Como hay tres entradas y un total de ocho términos mínimos se necesita un decodificadoren línea de 3 a 8. Su ejecución se muestra en Ia Figura 5-11. El decodificador genera los ocho términos mínimos de x, y, z. La compuerta OR para la salida S forma Ia suma de los términos mínimos 1,2, 4 y 7. La compuerta OR para la salida C forma la suma de los términos mínimos 3, 5, 6 y' 7. Una función con una lista Iarga de términos mínimos requiereuna compuerta OR con un gran número de entradas. Una función F que tiene una lista de ft términos mínimos puede expresarse en fbrma de complemen- to F con 2\" -k términos mínimos. Si ei número de términos mínimos de una función es mayor que 2\"/2 entonces F' puede expresarse con menores tér- minos mínimos que los que necesita F. En tal caso, es ventajoso usar una compuerta NOR para sumar los términos mínimos de F'. La salida de un¿ compuerta NOR genera una salida normal F. El método del decodificador se puede usar para eiecutar cualquier circuito combinacional. Sin embargo su realización se debe comparar con otras configuraciones posibles para determinar la mejor solución. En aigu- nos casos este método podría dar la mejor combinación, especialmente si I o s c i r c u i t o s c o m b i n a c i o n a l e s t i e n e n m u c h a s s a l ñ d a sy s i c a d a f u n c i ó ' d e salida (o su complemento) se expresa con una pequeña cantidad de tér- minos mínimos. Demultiplexores Algunos CI se construyen con compuertas NAND. Como una compuerta NAND produce una operación AND con una salida invertida, es más eco- nómico generar los términos mínimos del decodificador en su forma complementada. La mayoría si no todos los CI decodificadores, incluyen una o más entradas de actiuqcídn (enable), para controlar la operación del circuito. Un decodificador en línea de 2 a 4 con una entrada de activación y construido con compuertas NAND se muestra en la Figura 5-12. Todas las salidas son iguales a 1 si la entrada de activación E es 1, no importando los valores de las entradas A v B.Cuando la entrada de activación es igual a 177

( a) Diagrama lógico. (b) Tabla de verdad Figura 5-12 Un decodificador de línea 2 a 4 con ent¡ada activadora (E) 0, el circuito opera como decodificador con salidas complementadas. La tabla de verdad lista estas condiciones. Las X debajo de A y B son condiciones de no importa. La operación normal del decodificador ocurre solamente con E:0 y las salidas se seleccionancuando su estado es 0. El diagrama de bloque del decodificador se muestra en la Figura 5-13(a). El circuito pequeño en la entrada E indica que el decodificador se activa cuando E:0. El pequeño círculo a la salida indica que todas Ias salidas están complementadas. Un decodificador con una entrada de habilitación puede f'uncionar como demultiplexor. IJn demultipLexor es un circuito que recibe informa- ción por una sola línea y trasmite esta información en una de las 2\" líneas posibles de salida. La selección de una línea de salida específica se controla por los valores de los bits de n líneas de selección. El decodificador de Ia Figura 5-12 puede funcionar como demultiplexor si la línea E se toma como línea de entrada de datos y las líneas A y B como líneas de selección tal como se muestra en Ia Figura 5-13(b). La sola variable de entrada E Do Do decodificador Dl demultiplexor Dl 2x4 2x4 D2 u2 D3 t)- E Act ivación Selección (a) Decodificador con activado¡ (b) Demultiplexor Figura 5-13 D i a g r a m a s d e b l o q u e para el circuito de la Figura 5-12 178

I- :a ,i sEc.5-5 D E C O D I F I C A D O R E S7 9 I tiene un camino a todas las salidas, pero la información de entrada se diri- ge solamente a una de las líneas de salida de acuerdo al valor binario de l a s d o s l í n e a s d e s e l e c c i ó nA y B . E s t o p u e d e v e r i f i c a r s e d e l a t a b l a d e e s t e circuito mostrada en la Figura 5-12(b), Por ejemplo si la selección de las líneas AB: I0 la salida D2 tendrá el mismo valor que Ia entrada E, mien- t r a s q u e l a s o t r a s s a l i d a s s e m a n t i e n e n e n 1 . C o m o l a s o p e r a c i o n e sd e c o - dificador y demultiplexor se obtienen del mismo circuito, un decodificador con una entrada de activación se Ilama un decodít'icador/demultiplexor. Es la entrada de activación la que hace al circuito un demutiplexor; el decodificador de por sí puede usai-corripüertas AND, NAND y NOR. Los circuitos decodificador,/demultiplexor pueden conectarse conjuntamente para formar un circuito decodificador mayor. La Figura 5-14 muestra dos decodificadores de 3 x 8 con entradas activadoras conectadas para formar un decodificador de 4 x 16. Cuando w :0, el decodificador superior se habilita y el otro se inhabilita. Las salidas del decodificador inferior son todas ceros y las ocho salidas superiores generan los términos m í n i m o s 0 C C 0a 0 1 1 1 . C u a n d o u : 1 se invierten las condiciones de habili- tación; el decodificador inferior genera los términos mínimos 1000 a 1111, mientras que las salidas del decodificador superior son todas ceros. Este ejemplo demuestra la utilidad de las entradas activadoras de los CI. En general, Ias líneas activadoras son una característica conveniente para conectar dos o más CI con el propósito de expandir la función digital a una función similar con más entradas y salidas. Figura 5-14 Un decodificador de 4X16 const¡uido con dos decodificadores de 3x8 Codificadores lJn codificador es una función digital que produce una operación inversa a Ia del decodificador. Un codificador tiene 2\" (o menos) líneas de entrada v n líneas de salida. Las líneas de salida generan el código binario para las

I80 L o G I c A c o M B I N A C I o N A Lc o N M S I Y L S I CAP. 5 2n variables de ent¡ada. Un ejemplo de un codificador se muestra en la Figura 5-1s. El codificador octál a binario consisteu., oÁo entradas,una para cada uno de los ocho dígitos y tres .ariaa, pai\"-;;;;;r, er número bi_ nario correspondiente.Este-se-\"orrrtruy\" con conpuertas oR, cuyas entradas se determinan a partir de la tabla de verdad J\"d\" ;; tl r\"utu b_4. Los bits de salida de bajb orden e rorr-f.i los dígitos octales de ent¡ada son impares' La salida y, l para ros dígitos octales 2,8,6 ó 7. Lasalida \": l para los dígitosoctales-4, ¡ es 5:6 ó z.i.üótese q;;.t;;\"; conectaa ningu_ nl.cgmprerta oR; la salida binaria debe sef sólo\"cerosLn este caso. una salida de sólo ceros se obtiene también cuando todas las entradas sean cero' Esta discrepanciapuede resolverseagregando indicar el hecho áe que tádas las entradas una salida más para no son ceros. .El-c\"o{ificadoren la Figura 5-15 asume que solamenteuna línea de enj tradapuede ser igual en _1.1 cualquie-r no tienesignificado.. ;il;;\";\";;*#f#ilT:ü;i; Nótese él circuitotieáeocho qu. ;;r;;;.=';\"Jili], tene¡ 28 : 2b6 combinaciones de entrada po.ibi;.. s\"iá-.\"t\" tas combinaciones ocho de es_ tienen significado. Las otras combinaciones ciones de no importa. vv¡¡rv¡rrqu¡! son condi- Los codificado¡es de este tipo (Figura 5-15) no se encuentran en clrya que se pueden construir rácilmente co¡r compuertas oR. El tipo de codificador que se encuentra en la forma d\" sru¿\" es el codi- ficadol de prioridad.* Estos codificadores establecen d\" \"i;;;;;l\"- entrada *r-lá\"j\"-a; -para asegurar que solamente la línea du ru más alta prioridad se codifica. Así, en la Tabla \"rrliaal-i\" 5-4, si la prioridad es dada a una entrada con un número s'scrito mayor con respecto a un numero menor, entoncessi ambosDz y Ds son lógica 1-simultáneamente,suscrito será 101 porque D\". tiene urr\" -uyo. prloridad la salida .\"bt\" b;. por supuesto, la tabla de verdad de .r' codificado\"ráe prioridad es diferénte de la Tabla 5-4 (ver Problema5-21). x: D¿i Dtl D6rD| t : D2i_D'* Dul O, z: D1lDrl D5l D, Figura 5_lb Codificador octal a bina¡io 'Por eiem¡rlo el CI tipo 24149.

Tabla 5-4 Tabla de verdad de codificador octal a binario Entradas Do Dl D2 D3 D4 Ds D6 D.l 10000 0 00 0 00 01000 0 00 0 0l 00100 0 00 0 l0 00010 0 00 0 ll 00001 0 00 00 00000 I 00 0l 00000 0 l0 l0 0 0l ll 1 00000 5-6 MULTIPLEXORES Multiplexar significa trasmitir una gran cantidad de unidades de infor- mació; por un nú*e.o pequeñode canaleso líneas.IJn.multiplexor digitaL es un circuito combinacional que seleccionainformación binaria de una t de muchas líneas de entrada pára dirigirla a una sola línea de salida. La selecciónde una línea de entrada en particular es controlada por un conjunto de líneas de selección. Normalmente hay 2\" Iíneas de entrada y n iín\"u, de selección cuyas combinaciones bits determinan cuál entrada de se selecciona. un multiplexor de 4 líneasa I línea se muestra en la Figura 5-16.cada una de las cúatro líneas de entrada Io a Ir, se aplican a una entrada de una compuerta AND. Las líneas de selecciónsr Y s6 se decodificanpara seleccionáruna compuerta AND en particular. La tabla de función en la figura lista el camino de entrada a salida para cada comiinación posible de tit* d. las líneasde selección.Cuando esta función MSI se usa en el diseño de un sistema digital ésta se representaen la forma de diagrama de bloque como se muestra en la Figura 5-16(c).Para demostrarla operacióndel circuito' considérese caso cuando srso:10' La compuerta AND asociada el con la entrada 12 tiene dos de sus entradas iguales a 1 y una tercera entrada conectada a 12. Las otras tres compuertas AND tienen al menos una entrada igual a 0 lo cual hace su salida igual a 0. La salida de la compuerta OR es igual al valor de /2 generando así un camino de la entrada \"ñot\" ala salida. Un multiplexor se llama también un selector de seleccionada datos ya que seleccionauna de muchas entradas y guía la información binaria a la línea de salida. Las compuertas AND y los inversoresen un multiplexor se asemejana un circuito decodificadory sin embargoellos decodifican las lineas de selec- ción de entrada. En\"general, un multiplexor de 2\" a I Iínea se construye con un decodificador de n a 2\" agregándolé líneas de entrada, cada una 2\" para cada compuerta AND. Las salidas de las compuertas AND se aplican ,rttu sola compuerta OR para generaruna salida de 1 línea. El tamaño del multiplexor se Lspecifica por el número 2\" de sus líneas de entrada y de la \" t8l

Entradas Salida Y Selección ( c ) Diagrama de bloque (a) Diagrama lógico ( b ) Tabla de funcion Figura b-16 Un multiplexor en línea de 4 a 1 sola línea de salida, implicando así que contiene n líneas de selección. un multiplexor es a menudo abreviado como MUX. como en los decodificadores, los cI m*ltiplexores pueden tener una entrada de activación para controrar Ia operación de la unidad. -binario cuando la entrada de activación esté en un estado dado, Ias salidas se inha_ bilitan o cuando está en el otro estado (el estado de habilitación) er circuito funciona como un multiplexor normal. La entrada de habilitación o activación (algunas veces llamada strobe) puede ser usada para expandir dos o más cI multiplexores a un murtiplexor digitar co\" .r., g.\"r, número de entradas. En algunos casos se encapsulan dos o más multiplexores dentro de u n c I . L a s e n t r a d a s d e s e l e c c i ó ny a c t i v a c i ó n e n l o s c I d e m ú l t i p l e u n i d a d pueden ser comunes a todos los multiplexores. como ilustración se mues_ tra en la Figura 5-17* un cI multiplexor cuádruplede 2líneas a 1línea. Este tiene cuatro multiplexores cada uno de los cuales puede seleccionar u n a d e d o s l í n e a s d e e n t r a d a . L a s a l i d a y , p u e d e s e r s e l e c c i o n a d ap a r a s - e ri g u a l a A t ó B r . D e m a n e r a s i m i r a r , l a s a i i d a y , p o d r í a t e n e r e r valor d e á . . . ó B ¿ y a s í s u c e s i v a m e n t e .u n a l í n e a d e s e l e c c i á n d e e n t r a d a , s, es suficiente para seleccionaruna de dos líneas en todos los cuatro multiple_ xores. La entrada de control E habilita los multiplexores en el estado 0 y los inhabilita en el estado 1. Aunque ei circuito contiene cuatro multiple_ xores se podría pensar que es un circuito que selecciona una en un pui d\" * Este es similar al circuito integrado tipo 74157. 182

Tabla de lunción É's Salida Y lx todo 0 00 s e l e c c i ó nA 0l s e l e c c i ó nE s (selección ) L (habilita) Figura 5-17 Multiplexores cuádruples en linea de 2 a I 4 líneas de entrada. Como se ve en la tabla de la función, la unidad se selecciona cuando E:0. Entonces, si S:0 las cuatro entradas A tienen una vía hacia las salidas. Por otra parte, si S: I se seleccionan las otras cuatro entradas B. Las salidas serán todas ceros cuando E:1 sin tener en cuenta el valor de S. EI multipl€xor es una función MSI muy útil y' tiene una multitud de aplicaciones. Se usa para conectar dos o más füentes a un solo destintr entre las unidades del computador y es útil para construir un sistema de bus común. Estos y otros usos del multiplexor se discutirán en capítulos posteriores conjuntamente con sus aplicaciones particulares. Aquí se demuestran las propiedades generalesde este elemento y se muestra cóm() puede ser usado para ejecutar una función de Boole. t83

Ejecución de una función de Boole se habría demostradoen la sección anterior que el decodificado,puedJ, ser usado para configurar una función ge-Boore- ;rol.\"t\" una compuerta , oR externa. un rápido vistazo al multiprexái-á. i'\" ir-igrr\" 5-16 revera que, es esencialmenteun decodificadorcon una compuerta oR v\" ái.p\"\"\"ilr;. i;; términos mínimos fuera del decodificad' q;.:;;-; pueden con_.) trolarse con las líneasde entrada. Los términ\". \"-.iáÉ\"..\" -i\"i-oli;;;;;;i;;ffi : se con la función que. se está ejecutando se r.*g.\" l\"liendo sus líneas , de entrada correspondientes,iguátes a 1 y aque¡os - términos mínimos no i incluidos en la función se inhaÉilitan al ú\"\"r'i;; i;\"*'a'\".\"trilñ;ñ a cero' Esto presenta un método para configurar cuarluier función de ¡ Boole de n variabres ñltTire*o, a\"'il' u-i]^si., embargo, es posiblehacer algo meJorque :; _\":¡ eso. , . si se tiene una función de Boole de n -¡ I variables se toman n de estas variablesy se conectana las ríneasa\"..te.ci¿r, áü'.riiiprexor. La varia_ ble restante de la -función se usa p\".\" tr. entradas del murtiplexor. si A es esta sola variable, las entradas del multipl.\"- ..]..'Jg.n pur\" ser A ó A' ó | ó 0. Mediante un concienzudouso dé cu\"iro'valores para las entradas y conectando ras otras variables \"sto, a r\", ú;;;;- de selección, se puede configurar cuarquier función ae goole .o; u;-;;ltiple*or. De esta es fgtp\" -posible genetát cualquier función de n * 1 variabres con un mul_ tiplexor de 2.\" a l. Para demostra¡ este procedimientocon un ejemproconcreto,considé- rese la función de tres vaiiables: F ( A ,B , C ) : X 1 , 3 , 5 , 6 ) La función puede ser configu¡ada con un multiplexor de 4 a ._como se muestra en la Figura 5-1g.Dos de las variabrer aíó.\" frii.u'a las líneas de selecciónen eseorden, es decir, b s\" conects I s1 y c ase. Las entradas del multiplexor son 0,.1, ,l y Á',.-clundo BC : oo rá .rtia\" F: 0 ya que Io :0. Por tanto, ambosd¿.irri\"á.*ín\"iiros mo_: A,B,C, y mn: AB,C,producen una salida 0, ya que la salida es 0 cuando BC: 00 sin tener en cuen- t a e l v a l o r d e A . ; C u a n d bB C : 0 t , l a s a l i d a¡ = ambostérminos mínimosryt_:^A,B,C ^u: AB,C \"producen i; o*1, :,. por tanto, ya que la salida es 1 cuandoBc :0r sin i una salida de 1 tener en cuentaer varor de A. cuan_ do BC:10 la entrada /, es seleccionada. como A se conectaa esta entrada, la salida será igual á 1,soramentepara el término mínimo ma:ABC,, pero no para el término.mínimorn2:A,BC,, debido qu\"¿,: t,'entonces A 0 como r, : 0 se tiene enton\"\". F: 0. Finalmente \" cuandoBC: rl = I se seleccionala entrada r, . como A' se conectaa esta entrada, ra salida será igrral a 1 solamente para el término minimo ,{ : t;e;; no para rnz : ABC. Esta información se sumariza en la Figuru s-rsol,-ücr\"l ' \" -- ra tabla de verdad de la función que se requiere ejecütar. . \"\" La anterior discusión muestrá por análisis que er multiplexor configura la función requerida. se representará ahora un procedimiento generar para configurar cualquier función de Boole de n vaiiabll.- un multi_ plexor de 2\"-1 a 1. \"o., 184

00 0 Io 001 It MUX 010 v ' r 4xl 0l.l 13 J1 r 0. 0 s6 l0t l l0 ltl (a) Configuración del multiplexor (b) Tabla de verdad A (c ) Tabla de configuración Figura 5-18 Configurando (A, B, C ) : t F (1,3, 5, 6) con un multiplexor Primero se expresala función en su forma de suma de términos míni- mos. Se asume que la secuenciaordenadade variables escogidas para los términos mínimos es ABCD . . ., donde A es Ia variable de Ia extrema iz- quierdaen una secuencia ordenadade n variables BCD ... son los n-1 y variables restantes. Se conectan las n - 1 variables a las líneas de selec- ción del multiplexor con B conectadaa una línea de selecciónde mayor orden, C a la siguiente línea menor de seleccióny así sucesivamente hasta la últinia variable la cual se conecta'a la línea de seleccióri'demás bajo orden s6. Considérese variableA. Como esta variableestá en la posi- la ción de más alto orden en una secuencia variables,será complementada de en los términos mínimos o hasta (2\"/2) - 1 los cuales comprendenIa primera mitad en Ia lista de los términos mínimos. La segundamitad de los términos mínimos tendrán su variable A sin complementar.Para una fun- ción de tres variables,A, B, C se tiene ocho términos mínimos. La variable A se complementa los términos mínimos0 a 3 y no se complementa los en en términosmínimos4a7. Lístese las entradas del multiplexor i bajo ellas los términos mínimos en dos columnas.La primera fila incluye todos los términos mínimos en los cuales A es complementada la segundafila todos los términos mínimos y con A no complementada la manera mostrada en Ia Figura 5-18(c).En- de ciérreseen un círculo todos los términos mínimos de Ia función e inspec- ciónesecada columna separadamente. Si los dos términos mínimos en una columna no están en círculo aplí- quése0 a la entrada correspondientedel multiplexor. 185

186 LOGICA OMBINACIONAL N MSI Y LSI C CO CAP.5 Si los dos términos mínimos están en un círculo aplíquese 1 a la entra- d a c o r r e s p o n d i e n t ed e l m u l t i p l e x o r . S i e l t é r m i n o m í n i m o i n f e r i o r e s t á e n c e r r a d oe n u n c í r c u l o y e l s u p e r i o r n o l o e s t á a p l í q u e s eA a l a e n t r a d a c o r r e s p o n d i e n t ed e l m u l t i p l e x o r . S i e l t é r m i n o m í n i m o s u p e r i o r e s t á e n c e r r a d oe n u n c í r c u l o y e l i n f e r i o r n o l o e s t á a p l í q u e s eA ' a l a e n t r a d a c o r r e s p o n d i e n t ed e l m u l t i p l e x o r . I Este procedimiento se desprende de las condiciones establecidas durante I el análisis previo. La Figura 5-18(c) muestra la configuración de la función de Boole: I li F ( A ,B , C ) : > ( 1 ,3 , 5 ,6 ) las de la cual se obtiene conexiones multiplexor la Figura5-18(a). del de N ó t e s e q u e B d e b e c o n e c t a r s ea s r y C a s , , . No es necesarioescoger la variable de la extrema izquierda de la secuencia ordenada de una lista de variables para las entradas del multiplexor. De hecho, se pueden escogercualquiera de las variables para las entradas del multiplexor si se tiene en cuenta la modificación de la tabla de ejecución. Supóngase que se va a configurar la misma función con un multiplexor, pero usando las variables A y B para la línea de seleccións, y so, y la variable C para las entradas del multiplexor. La variable C se complementa en los términos mínimos pares y no se complementa para los i m p a r e s y a q u e e s I a ú l t i m a v a r i a b l e e n l a s e c u e n c i ad e l a s v a r i a b l e s I i s t a - das. El arreglo de las dos filas de términos mínimos en este caso debe ser como se muestra en Ia Figura 5-19(a). Encerrando en un círculo los tér- minos mínimos y usando las reglas establecidas anteriormente se obtienen las conexiones del multiplexor para la configuración de la función como se ve en la Figura 5-19(b). En forma similar, es posible usar cualquier variable de la función en Ias entradas del multiplexor. Se pueden formular varias combinaciones para configurar una función de Boole con multiplexores. De cualquier manera, todas las variables de entrada a excepción de una, se aplican a las líneas de selección. La variable restante o su complemento ó 0 ó 1 se aplican a las entradas del multiplexor. Io /r MUX Io It 12 13 r. , 4xl C, 0 : 4-7d C coot 13 Jr Jo ( a ) Tabla de configuración (b) Conexióndel multiplexor Figura 5-19 Configuración alterna p a r a F ( 4 , B , ( ' ) : I (1,3,5,6)

1,, ll t. MLjX r, r ) 8r I l1 A, I, A It, /r .f: \\l .!r, Figura 5-20 C o n f i g u r a c i ó nd e F ( A , B , C , D l : I ( 0 . 1 ' ; 1 , 4 '8 , 9 ' 1 5 r EJEMPLO 5-4; Ejecutar la siguiente función coll utr multiplexor: F ( A ,B , C , D ) : > ( 0 ,l , 3 , 4 ,8 , 9 ,1 5 ) Esta es una f'unción de cuatro variables y por tanto se neceslt¿t Se un multiplexor con tres líneas de selección y ocho entradas' e s c o g ea p l i c a r l a s v a r i a b l e s B , C y D a l a s l í n e a s d e s e l e c c i . r \" r . ¿ r L pri- tablá ds configuración es la mostrada en la l'igura 5-20. l,a mera mitad de los términos mínimos e s t á I l a s o c i a d g sc ( ) n A ' ¡ ' l a S e g u n d am i t a d c o n A . B n c e r r a n d c l e n u n c í r c u l o l o s t é r m i n o s n r l - nimos de la función y aplicando las reglas para enc()lltrar l(,s \\'¿l- lores para las entradas del multiplexor, se obtiene el circuitrr mostrado. C o m p á r e s e a h g r a e l m é t o d o d e l m u l t i p l e x o r c 1 ¡ t re l m é t o d o d e l c o d i t i - cador paia configurar los circuitos combinacio¡ales. El método del decodi- sólo ficadoi requiere .,na comprrerta OR para cada función de salida, más se necesitÁ un decodificaáor para generar todos los térmings mínimos' El m é t o d o d e l m u l t i p l e x o r u s a u n i d a d e s d e m e n o r t a m a ñ o p e r t ) r e q u l e r eu l l que m u l t i p l e x o r p a r a c a d a t u n c i ó r l d e s a l i d a . P o d r i a 5 ' s ¡¡ ¿ 2 o t t n b l e s u m i r a los circuitos combinacionales c o l l u n a p e q u e ñ a c a n t i d a d d e s aI i c l a s s e p u e d a n r e a l i z a r c o n m u l t i p l e x o r e s . L o s c i r c u i t o s c o m b i t l a c i o n a l e sc ( ) n m u - del c h a s f ' u n c i g n e sd e s a l i d a p r o b a b l e m e n t e u s a n m e n o s C I c o n e l m e t ¡ c l o decodificador. para lir A u n q u e l o s m u l t i p l e x o r e s y d e c o d i f i c a d o r e ss e p u d i e r a n u s a r ejecución de los circuiios c o m b i n a c i o n a l e s , d e b e t e t r e r s ee n c u e n t a q u e l ( ) s decodificadores se usan principalmente para decodificar la infbrmaciti¡ üirruriu y, los multiplexorei para fbrmar un camino selecto e¡tre múltiples ^destino. i¡,entu. y ,r., solo .Se deberían considerar cuando se diseñan pe- 187

r 188 L O G I c Ac O M B I N A C I O N A LO N M S I Y L S I C CAP. 5 queños circuitos combinacionales especiales que no se consiguen como funciones MSI. Para los grandes circuitos combinacionales con múltiples entradas y salidas, hay un componente de CI más adecuado y este se presenta en la siguiente sección. 5-7 M E M O R I AD E S O L O L E C T U R AR O M ) ( Se vió en la Sección 5-5 que un decodificadorgenera los 2n términos mí- nimos de las n entradas variables. Colocandolas compuertasOR para sumar los términos mínimos de las funcionesde Boole se podrá generarcualquier circuito combinacional.Una memoria de solo lectura (ROM) que viene de Read Only Memory) es un. elemento que incluye el decodificadory las compuertas OR dentro de una sola cápsula de CI. Las conexionesent¡e las salidas del decodificadory las entradas de las compuertas OR pueden especificarse para cada configuración particular \"programando\" la ROM. La ROM se usa a menudo para configurar un circuito combinacionalcomplejo en una cápsulade CI y así eliminar Ios cablesde conexión. Una ROM es esencialmenteun dispositivo (o acumulador) de memoria en el cual se almacena un conjunto fijo de información binaria. La infor- mación binaria debe especificarse por el usuario y luego enclavarseen Ia unidad para formar el patrón de interconexiónrequerida.Las ROM vienen con enlacesinternos especiales que pueden esta¡ fusionados abiertos. La o interconexión deseadapara una aplicación particular requiereque ciertos enlaces estén fusionadospara formar los caminos del circuito necesarios. Una vez que se establezca patrón para una ROM, este permanecerá un fijo aunque se haga un corte de corriente y luego se restablezca. Un diagrama de bloque de una ROM se muestra en la Figura 5-21. Este consisteen n líneas de entrada y m líneas de salida. Cada combina- ción de bits de las variables de entrada se llama una direccírín.Cada com- binación de bits que sale por las líneas de salida se llama una palabra. EI número de bitr por palabra es igual al número de líneas de salida m.Una dirección es esencialmenteun número binario que denota uno de los tér- minos mínimos de n variables. El número de direccionesdiferentesposi- bles con n variables de entrada es 2\". Una palabra de salida puede ser seleccionada por una dirección única y como hay 2\" direccionesdiferentes n entradas ¡n salidas Figura 6-21 Diagrama de bloque de una ROM

i h'l sEc. 5-7 M E M O R I AD E S O L O L E C T U R A R O M ) ( 189 H :il *l ljl f ¡l Él enunaRoM,hay2\"palabrasdiferentesquésediceque.estánacumula. salida, en cualquier áu, u\" la unidad. iu puiuU.udisponibleen las líneasde de momento aado, aeperiá\"del valor de la dirección aplicada a las líneas palabras2\" y el núme- ;;1;;d\". una ÉOú se caracterízapor el número de a la similitud .\"-á\"-¡it. por palabra m. Esta teiminología se usa debido fu -á-o.iu de solo lectura y la memoria de lectura-escrituraque se \"\"tr. presentaen la Secci6n7-7. palabras 8 de Considérese u\"u iiOü de 32 X 8. La unidad consisteen 32 salida y 32 palabras bits cada una. Esto ,ig\"ifi\"u que hay ocho líneas de las cuales puedeaplicar- distintas almacenadas la urridud, cada una de i' que está pre- .r-u fu. Iíneas de salida. La palabra particular seleccionada partir 4\" l^1tcinco líneas de sente en las líneas á\" .ufiao se determinan a porque2s : Hay solume'te cinco entradasen una ROM de 32X 8 direccioneso términ.s 32 y con .l.r\"o uuii\"bles se puede especificar32 \"\"ii\"a\". pala-bra,única seleccio- mínimos. para cada dirección de entrada hay una nada. Así, si una Jireccl¿n de entrada es 00000,se'seleccionala palabra la dirección de entrada número 0 y esta up\"t.\"\" .\" las líneas de salida. si es 11111, selecciona se la palabra número31 y se aplica a las líneasde sa- que pueden lida. Entre ta prim\"iu-y'tu tttti-a hay otras 30 direcciones seleccionar otras 30 Palabras' determina del El número ¿\" Jut\"¡tut direccionadasen una ROM se n Iíneas de entrada para especificar2\" pala- hecho de que r\" r;;l; algunas vecespor el núm_ero total de bits que bras. una ROM se especifica de 2048bits puede contiene, el cual ,\"ia Z\" x -. Éo, ejemplo, una ROM significa que la á.g\".,irut.\" .o-o Sii pututtu. de 4-biti cada una. Esto Términos mínimos Direccción de entrada 0 I 2 decodificador 5x32 128 enlaces + Fr f1 13 Figura 5-22 Const¡ucciónlógica de una ROM de 32x 4

190 L O G I C A C O M B I N A C I O N A LC O N M S I Y LSI CAP, 5 unidad tiene 4 líneas .de salida y 9 ríneas de entrada para especificar 2 s : 5 1 2 p a l a b r a s E l n ú m e r ot o t a r d e b i t s e n . r a u n i d a l e s 5 1 2 X4 : 2 . 0 4 g . Internamente,la ROM es un circuito combinacio.,ui .u., compuertas AND conectadas como decodificador un número de compuertas y al número de salidas de la unidad. La Figur oR igual a !-22muestrauna construcción lógica interna de una RoM de g2a¡. Lis cinco u;rñi;; de enrradase de_ codifican en 32 líneas por medio de 32 compuertasAND y 5 inversores. cada salida del decodiiicador .ep.\".\".,tu uno de los términos mínimos de una función de cinco variabies.óada una de ras 32 direcciones selecciona una y sólo una salida der decodificador. La direcciónes un númer. de 5 bits aplicado a las entradasy er tJrmir.ro mínimo seleccionado fuera por del decodificador er marcado .on es 'u-u.o-á\".i-ái'.qriralente. 32 salidas del decodificador \"i Las están conectadas medio de erroces cada por a compuerta oR. solamente cuatro de estos se muestran en el dia_ grama pero realmentecada compuerta \".riucu. oR tiene á1\";tr;;. y cada entrada pasa a través de un enraceque puede estar cortadosi así se desea. La RoM es u-na configuración de dos niveles términos mínimos. No tiene qrrusu. una configu.u\"i¿., de suma de \"r,-fo.-u Áñó-oR, pero puede ser cualquierotra posibleconfiguración de tármino. -í.,i-o* de dos nive_ les. El segundonivel es normarinenf\" ,,.,, conexión de rógicacabreada(ver Secc_ión para facilitar la fünción de los 3-7) enlaces. Las RoM tienen muchas aplicaciones importantesen el diseño de sistemas de computadoresdigitaüs. su uso para ra configuraciónde circuitos combinaciona-res- es justamente una de eüs apricaciones. otros usos de las RoM-complejos se'prásentari otras partes del ribro conjunta- en mente con aplicaciones particulares. C o n f i g u r a c i ó nd e l ó g i c a c o m b i n a c r o n a l Del diagrama lógico de-la RoM, es claro que cada salida producera suma de todos los té¡minos mínimos de n variables de urrtruáu.nucuérdese que una función de Boore puede ser expresada en forma d; .;rrru de términos -*ini-u, mínimos' Al romper,ros enlaces. aqueilos de términos que no se incluyen en la función, cada salida,le-ia RoM puedehacerrepresentar ra función de Boole de una de las va.iables de sariáa u,, combina_ cional. Para un circuito combinacionar \"n \"ii\"uito de n .ntruaá. v'.'suriaa. se nece_ sita una ROM de 2. ruptura de los enlaces ,\"liur\" a la progra_ l,^-.La ,é mación de la RoM. El diseñador necesita .olu-*i\"-urpá\"ifi.ur una tabla del programa RoM que da la info.mación para los caminos necesarios en la RoM. La programación actual ur-u.r pro\"\"dimientodel material (hard_ ware) que sigue las especificaciones ristadas en la tabl; áe programación. Para aclarar er procesoes necesa¡ioun ejemplo específico. La tabla en la. Ficu{g.5-23_(a) un circuito combinacional 9:-uutlud, y dos entradas dos salidas. Las \".p\".ifi., de con frnciones Boole p\".a\"\" expresarse en suma de términosmínimos: F , ( A , , ) : > ( 1 ,2 , 3 ) A Fr(Ar, Ao): >(0, 2)

H ti * t; '; t; c 'i z¿ ¿C E a : F 'i 9a O-: óN C,^ (J bc t9l

192 L O G I c Ac o M B I N A C I o N A L o N M S I Y L S I c CAP. 5 Cuandose configuraun circuito combinacionalpor medio de una ROM, las funciones deben expresarseen suma de términos mínimos o mejor aún por una tabla de verdad. Si la salida de las funcionesse simplifica, se encuentra que el ci¡cuito necesita solamente una compuerta OR y un inversor. obviamente, este es un circuito combinacionalsimple para ser ejecutado con una RoM. La ventaja de las RoM es su uso en circuitos combinacionales complejos.Este ejemplo solamentedemuestrael procedimientoy no debe considerarse una situación práctica. en La ROM que configura el circuito combinacionaldebe tener dos entradas y dos salidas de tal manera que su tamaño deberá ser 4 X 2. La Figura 5-23(b) muestra la construcción interna de una ROM. Es necesario determinar cuál de los ocho enlacesdisponiblesdeben rompersey cuá- les deben dejarse sin tocar. Esto puede hacersefácilmente de las funciones de salida listadas en la tabla de verdad. Aquellos términos mínimos que especifican una salida de 0 no deben tener un camino a la salida a través de una compuerta OR. Así, pera este caso particular la tabla de verdad muestra tres ceros y sus correspondientesenlaces con las compuertas OR que deben quitarse. Es obvio que se debe asumir que un circuito abierto a una compuerta OR se comporta como una entrada de 0. Algunas ROM vienen con un inversor despuésde cada una de las compuertas OR y como consecuencia especificaque inicialmente tienen todos se 0 en sus entradas. El procedimiento de programaciónde tales ROM requiere que se abran los enlaces de los términos mínimos (o direcciones) que especifiquen una salida de 1 en la tabla de verdad. La salida de la compuerta oR complementa la función una vez más para producir una salida normal. Esto se muestra en la ROM de la Figura b-28(c). El ejemplo anterior demuestrael procedimientogeneralpara ejecutar un circuito combinacionalcon una ROM. A partir del número de entradas y sahdas en el circuito combinacional,se determina primero el tamaño de la ROM requerido.Luego se obtiene la tabla de verdad de programación de la ROM; no se necesitaninguna otra manipulación o simplifieación. Los ceros (o unos) en las funcionesde salida de la tabla de verdad especifican directamente aquellos enlaces que deben ser removidos para producir el circuito combinacionalrequeridoen la forma de suma de términos mínimos. En la práctica, cuando se diseña un circuito por medio de una ROM, no es necesariomostrar enlaces de las conexionesde las compuertasinternas dentro de la unidad como se hizo en la Figura 5-23;lo cual fue mostrado para propósitos de demostración solamente. Todo lo que el diseñador tiene que hacer es especificar la ROM (o su número asignado) y dar la tabla de verdad de la ROM como en la Figura 5-23(a).La tabla de verdad da toda la información para programar la ROM. No se necesita un diagrama interno que acompañe la tabla de verdad. EJEMPLO 5-5.' Diseñar un circuito combinacional usando una ROM. El circuito acepta un número de 3 bits y generaun nú- mero binario de salida igual al cuadrado del número de entrada. El primer paso es deducir la tabla de verdad para el circuito combinacional. En la mayoría dé los casoses todo lo que se nece-

ü H ¡l Tabla 5-5 Tabla de verdad para el circuito del Ejemplo 5-5 I ii :.4 Entradas Salidas i? At Ao 85 84 83 82 Bt Bo 0 0 000000 0 0 0 I 000001 I 0 I 0 000100 4 0 I I 001001 9 0 0 0 010000 l6 I 0 0ll00l 25 I I I 0 100100 36 I ll000l 49 I I t ^2 ^ ñl ro A2 At Ao Fr F2 F3 F4 0 00 0000 0 0l 0000 0 l0 000I ROM 0 ll 0010 8x4 00 0100 0l 0ll0 10 l00l Ft F2 F3 F4 1l ll00 D Bs B ^ B3 B2 Bl (a) Diagramade bloque (b) Tabla de verdadde la ROM 5-5 Figura 5-24 Configuración la ROM del Ejemplo de verdad más sita. En algunos casosse puede encajar una tabla de p\"i\" r\" ROM usándo ciertas propiedades I.u.tabla de ;\"Ñ; -ttt uerd\"d dél circuito combinacional' La Tabla 5-5 es la tabla de ver- las tres entra- aáa p\"r\" el circuito combinacional. se necesitan il ;l-[ tres ralidas para acomodar.todos los números posibles. S. que la saliáa Éo siempre igual a la entrada Ao de tal \"otu manera que no es necesario \", genera-r 86 c9n la ROM.ya que es es ig\";i; i.ta lrariuble de entrada' Sin embargo' la salida B' ó, d\" t\"l manera que siempre es conocida' Se necesita dos g\"\"\"iut sólamente cuatro entradas con una ROM; las otras \"i\"*p* debe tener 3e obtienen fácilmente' El tamaño mínimo de la ROM ocho tres entradas y cuatro salidas. Las tres entradas especifican p\"fu¡ru, de taÍ maneraque el tamaño de la ROM debeser 8X 4. La i\"\"fig*\".i¿n con ROM se muestra en la Figura 5-24' Las tres Las er,traáas especifican ocho palabras con cuatro bits cada una. ;l;;; d\". ,\"lidur de los clrcuitos combinacionales son igrrales a 193

194 L o c r c Ac o M B t N A c t o N A L N M S ty L S t co cAp. 5 0 y Au. La tabia de verdad de Ia Figura 5-24 especificatoda Ia información necesaria para programar la RoM y el diagrama de b l o q u e r ¡ ¡ u e s i r e l a s c o n e x i o n e sr e o u e r i d a s . Tipos de ROM Los caminos necesarios en una RoM pueden ser programados de dos maneras diferentes. La primera se llama programación por mascara y la hace e l f a b r i c a n t e d u r a n t e e l ú l t i m o p r o c e s od e f a b r i c a c i ó n d e l a u n i d a á . E l p r o - cedimiento para fabricar una RoM requiere que el cliente llene la tábla de verdad según lo que se desea que la RoM satisfaga. La tabla de verdad debe ser entregada en una forma especial suministrada por el fabricante. Muy a menudo, se entrega en cinta de papel o tarjetas perfbradas en el formato especificado en la hoja de datos de una RoM parficular. El fabricante hace Ia máscara correspondiente para que los caminos produzcan unos y ceros de acuerdo a Ia tabla de verdad del cliente. Este procedimien- to es muy costoso ya que el vendedor le carga al cliente una tarifa especial por hacerle una RoM con máscara. Por esta razón, Ia programación con máscara es económica solamente si se van a fabricar grandes cantidades del mismo tipo de configuración de ROM. Para pequeñas cantidades, es más económico usar un segundo tipo d e R o M l l a m a d o m e m o r í a p r o g r a m a b L ed e s o l o l e c t u r a o p R o M ( d e p . o g r a - mable read-only memory). cuando se ordenan, las unidades pRoM .onti.- nen ceros (o unos) en cada bit de las palabras almacenadas. Los enlaces en el PROM se rompen por medio de pulsos de corriente a través de los terminales de salida. un enlace roto define un estado binario y uno no roto representa el otro estado. Esto le permite al usuario programar Ia unidad en su propio laboratorio para lograr la relación deseáda*entre las direcciones de entrada y las palabras almacenadas. Comercialmente se obtienen unidades especiales llamadas programadores de pVoM para facilitar este procedimiento. De todas formas, todos los procedimientos para programar las RoM son procedimientos de los materiales (hardware) aunque se use la palabra programación. EI procedimiento de los materiales para programar RoM o pRoM es irreversible y una vez programados el patrón dado es permanente y no puede alterarse. una vez que se ha establecido un patrón de bits se debe descartar la unidad si se quiere cambiar el patrón de bits. Un tercer tipo d e u n i d a d e s l a l l a m a d a P R O M b o r r a b l e o E p R o M ( d e e r a s a b r ep R o M ) . Las EPROM pueden ser recuperadas a su valor inicial (todos unos o todos ceros) aunque se hayan cambiado previamente. cuando una EpRoM se coloca bajo una luz ultravioleta especial por un periodo dado de tiempo, Ia radiación de onda corta descarga los puentes internos que sirven de con- tactos. una vez borrada la RoM regresa a su estado inicial para ser re- programada. Ciertas RoM pueden ser borradas con señales eléctricas en v e z d e l u z u l t r a v i o l e t a y s e l e s l l a m a a l g u n a s v e c e sR O M e l é c t r i c a m e n t e o l t e r a b l eo E A R O M . La función de una RoM puede interpretarse de dos maneras diferentes. La primera interpretación es la de una unidad que configura cualquier circuito combinacional. Desde este punto de vista, cada terminal de sálida

t! ? {i SEC.5-B A R R E G L O O G I C O R O G R A M A B L(E L A ) L P P 195 1 s e c o n s i d e r a s e p a r a d a m e n t ec o m o u n a s a l i d a d e u n a f ' u n c i ó n d e B o o l e e x - presada .n .,,Áu de términos mínimos. La segunda interpretación consi- fijo hera Ia ROM como una unidad de almacenamiento que tiene un patron de c a d e n a s d e b i t s l l a m a d a s p a L a b r a s .V i s t o d e e s t a f o r m a , l a s e n t r a d a s e s p e c i f i c a n u n a d í r e c c i ó n p a t a u n a p a l a b r a e s p e c í f i c aa l m a c e n a d a que se ir la ROM de la Figura 5-24tiene tres 1 upii.u luego a las salidas. Por ejemplo, líneas de dirección las cuales especificanocho paiabras acumuladas de la f , manera dada en la tabla de verdad. Cada palabra tiene cuatro bits de Iongitud. Esta es Ia razón por Ia cual se le ha dado a la unidad ei nombre :q ': d e \" m e m o r i a d e s c , l o I e c t u r a . l l t l p ¡ n t t r i os e u s a c o m u n m e n t e p a r a d e s i g n a r u n a u n i d a d d e a l m a c e n a m i e n t o .L e c t u r o s e u s a p a r a i m p l i c a r q u e e l c o t r - ; tenido de una paiabra especificada por una dirección en una unidad de almacenamiento se localiza en los terminales de salida. Así' una ROM es una unidad de memoria con un patrón fijo de palabra que puede ser leídtr bajo la aplicación de una dirección dada. El patrón de bits en la ROM es permanente y no puede cambiarse durante la operación normal' Las ROM se usan extensamente para ejecutar circuitos combinacionales complejos directamente de sus tablas de verdad. Son muy útiles para convertir á\".rtt código binario a otro (tal como ASCII a EBCDIC 9 vice-, versa), para funciones aritméticas como multiplicadores, para mostrar caracteres en un tubo de rayos catódicos, y en cualquier otra aplicación que requiera un gran número de er,tradas ¡,'salidas. Se emplean tambiérl en el dlseño de unidades de control de los sistemas digitales. Como tales, s e u s a n p a r a a l m a c e n a r p a t r o n e s f i j o s d e b i t s q u e r e p r e s e n t e nu n a s e c u e n - c i a d e v á r i a b l e s d e c o n t r o l n e c e s a r i o sp a r a h a b i l i t a r l a s d i f e r e n t e s o p e r a - ciones en el sistema. Una unidad de control que utiliza una ROM para almacenar infbrmación de control binario se llama una unidad de c'tntrttl m í c r o p r o g r a m a d a .E l C a p í t u l o 1 0 t r a t a r á e s t e t e m a e n m á s d e t a l l e s . 5-8 ARREGLOOGICO ROGRAMABLE LA) L P (P Un circuito combinacional puede tener ocasionalmente condiciones de ntr importa. Cuando se configura con una ROM una condición de no importa se convierte en una dirección de entrada que nunca ocurre. Las paiabras en las direcciones de no importa no necesitan ser programadasy pueden dejarse en su estado original (todos ceros o todos unos). El resultado es qr. no todos los patrones de bits disponibles en la ROM se usan, lo cual se considera como un desperdiciode equipo disponible. Considéresepor ejemplo, un circuito combinacional que convierte utr código de tarjeta de 12 bits a un código alfanumérico interno de 6 bits, co- rno J\" lista en Ia Tabla 1-5. El código de tarjeta de entradas consiste en 12 líneasdesignadas or 0, 1,2, .. , 9, 11, 12. El tamaño de Ia ROM para p c o n f i g u r a r e l ó o n v e r s o r d e c ó d i g o d e b e s e r 4 0 9 6X 6 , y a q u e h a y 1 2 e n t r a d a s y O salidas.Hay solamente 4? entradas válidas para el código de tarjeta y el resto de cómbinaciones son condiciones de no importa. Se usan así iolamente 47 palabras de las 4096 disponibles. Las 4049 palabras restantes no se usan y se desperdician. Para aquellos casos en los cuales el número de condiciones de no importa es excesivo, es más económico usar un segundo tipo de componente

I96 L O G I C A O M B I N A C I O N AC O N M S I Y L S I C L CAP. 5 LSI Ilamado arreglo Iógicoprogramabre pLA (viene d,eprogramabre o rogic arrayl. un PLA es similara una RoM en concepto; embargo pl,A;lo sin el produce la decodificacióncompleta de las variáblÁ y no genera todos los términos mínimos como en una RoM. En un pLA, eidecodificador se remplaza mediante un grupo de compuertas AND, cada una de las cuales pueden ser programadaspara generar un término'producto ¿e-las variables de entrada. [,as compuertas AND y oR dentro del pLA se fabrican inicialmen_ te con enlaces entre ellas. Las funciones específicasde Boole se ejecutan en la forma de suma de productos al abrir los enlaces adecuados y d;ja; ú; conexiones deseadas. un diagrama de bloque de un pLA se muest¡a en la Figura 5-25. Este consiste en n entradas, rn salidas, ft términos de producto y rn términos de sunra. Los términos de producto constituyen un grupo de á compuertas y los términos de suma co-nstituyenun g,upo ae\"-'comprr\"rtu. AND oR. Los enlaces se colocan ent¡e todas las entradá, ,, y ,us valores complementados. otro grupo de enlaces en ros inversores de salida p\"r-ii\" q\"e se genere la función de salida o en la forma de AND-oR o ü forma AND-O:R inver_ tida. con el enlace del inve¡sor en su rugar, se puentea \"r, dando una configuraciónAND-OR. cuando se rompe elinlace el inversor se \"l'irr.r\"rro. vuel_ be parte del circuito y la función se configuraen la forma AND-oR inve¡_ tida. EI tamaño del PLA se especifica oor el número de entradas,el número de términos de producto y el número de salidas (el número de términos de suma es igual al número de salidas). Un típico pLA tiene 16 entradas,4g términos producto y 8 salidas.* El número de enlaces programados es 2 ¡ t x k * h x m f r n m i e n t r a s u e l o sd e l a R O M s o n2 , q x;.' La Figura 5-26 muestra una construccióninterna de un pLA específi- co. Tiene t¡es entradas,tres términos producto y ao. Tal pLA es muy pequeñopara encontrarsecomercialmente; presenta se \"utiáus. solamente aquí para propósitode demostración.cada entrada y su tomplemento se conecta por medio de enlacesa las entradas de todas las compueitas-eN¡. Las sali_ las {as -de- compuertas AND se conectan por medio de enlaces a cada entrada de las compuertasoR. se suministran dos enlacesmás con los inversores de sa.lida' Al romper los enlaces seleccionados dejar olro. y rugar, es posible, ejecutar configuraciones funcionesde Éoolé en la fbrma de suma de \".r oe productos. De la misma fo1la que la ROM, el pLA puede ser programablepor máscara o programablepor el usuario (programaciónde óu,opol. con un & términos ¡n términos producto suma (compuertas (compuertas AND) oR) Figura b-2b Diagrama de bloque del pLA *El CITTL tipo 82S100.

o (! ú o o N o @ .ir !6 \\o a .-/ 6É ;:- 6o <? F¡ O. qE )!z : Tó tri'6 6 ¡r '= b¡E llI 197

198 L O G T C A M B | N A C | O N AO NM S ty Co C L LSt C A p .5 PLA programable por máscara, el cliente debe entregar una gramación der pLA al fabricante tabla de pro_ Est.a tabra.se,r.u producir un pLA hecho puru io, el fabricante para ui-\"tl'nte con to. rnrernos requeri_ dos enrre las enrradas v'las.áliá\"]. u \" . \" g r \" i r _\" u;- i ' o . ;; \" pLA disponible se llama arregto tógryo iroer\"iitt\"2n ,t ,o,ip, fi,Te field prosram_ :i\"b^1:-tlqt\" arrav.).nt .pie p\"\"J\" ser.programuao \" po. tde -H;;ñil.iu0o.\", usuariopor medio oe crerros procedimientosrecomendadás. \"i comerciales de materiales (hardwa..l pu.u- u.u.-\"on¡u.rta-e.,te-\"o., ciertos F'LA. Tabla de programadel pLA El uso de un PLA debeser considerado q u e t i e n e nu n g r a n n ú m e r o para los circuitoscombinacionales de entraJas saridasEs superior y . para circuitos que tienen a una RoM un gran î^rro de condici,onls El ejemplo presentadou .oniinuu\"io\" de no importa. PLA' Manténgase mente cuando ¿\"-r.r*;;; se programa un en se obse.rve ejemploque tal circuito el sencillo no necesitaun pLA vu ñ su configuración puedeejecutarse económicamente compuertas con más SSI. considéresera tabla d\" ;;.;;J'd-el en la Figura E-27(a).Aunque circuito combinacional mostrado ñóu de suma de términos mínimos un pLA, \"o.,rigu.\" rá.'i,]\"\"l\"rrs en la fbrma \"\"u de suma de productos. cada t¿i,'ino r\". r,i\".\"i\"res en ra forma \"otrriñ-,ia ¿\" p.;;;;r';;^ü'u\"p.\".ron una compuerta AND. como requiere el número. d\" finito, es necesario simplificar-u r\"\"\"i¿\" \"o-puu.l\".âño en un pLA es ñi\",_\" de producto nara poder m-i;i;\";\"i \";;-;il; compuertas de términos r,,i-\"ro de AND usadas. l\":'J:'Ut\"¡'ffiT*1$;; ,1,-\"i productos a\" .\"'oüii\"\"\"., ros de ma- Ft: AB' + AC Fz: AC + BC Hay tres términosde productodistintos en AB\" AC v BC. El circuiro ri\";;-;.;\";nrradas estecircuito cc¡mbinacionar: la Figura b-26 puede y dos salidas;asÍ el pLA de rrs.arse;\";; ;;;g\".u. La programación-qe-l pLÁ .ig\"iii\"u que \"rt\"-.rr\"rliJ \"\"*¡inacional. se especificanlos caminos en su patrón AND-oR-Nor. una taÉla de programaáe pLA típica se muestra en la Figura 5-27(c).Esta consist\" t.\". columnas. La primera columna lista los rérminos de producto-;;;¿;i;\"-ente. \"r, cifica los caminos necesarios La ,\"g\";í; columna espe_ entre ras-l.rtradasy las compuertas terceracolumnaesnecifica caminos AND. La los -r\"-îl\"riü\" entre las_ compuertás AND y las oR. Bajo cada variable de salüa, una v (verdadero)si ra función debe complementarse con el i.r,u\"rro,de salida. Los términos tados a la izquierda no son parte de de,Boole lis_ la tabra; ;;î;;;uyen solamente como ¡eferencia. \"ll;. Para cada término producto,se marcan las entradascon 1,0, ó - (guión). si la variable en \"11it.-i\"g tildada), la va¡iable de..entrada i,.\"a\"\"t\" aparece en su forma normal (no rece complementada .\" û.i;;;; .\" 1. si apa_ (tirdada) r\" \"o..\".po.rai\"rrt\" -u.\"i un 0. Si la variabreestá ausente \"on

ARREGLO OGICO ROGRAMABL(PLA) L P E 199 sEc. 5-8 e n e l t é r m i n o p r o d u c t o s e m a r c a c o n u n g u i ó n . C a d aentradas y rlas c,m- s e términop oducto entre las asocia con una .o-prrarü AND. Los caminos puertas AND se ru columna llamada entradas.un 1en la \"!p;^fi;;¡u:o Ln camino desdeIa correspondiente entrada columna de entraoal-s;;;ili\"\" a la entrada ¿\" ru que forma el término producto. un 0 err la \"o*pir\"ilu-AND Éa*i'o entre la entrada correspondiente columna de entrada;;;;ift;\"; complementaday t\" de la compuerta AND' Un guión no especifica \"rri.\"d\" los que quedan forman los conexión. Los enlaces adecuadosse rompen.y caminos deseadoscomo se muestra \"n ü Figura 5--26- asurne que los Se terminales abiertos ;;1\"\";\";;\"erta AND se óomportan como una entrada de 1. L o s c a m i n o s e n t r e l a s c o m p u e r t a s A N D y o R s e e s p e c i f i cunos a j o l a s c o a n b para lumn'rs llamadas sat'idas. Las variables de salida se marcan con f'unción' En el ejemplo de la aquellos términos pr\"J\".t\" que formulan la Figura 5-27 se tiene: F, : AB, + AC de tal forma que Ft se marca con un g. 'i¿r-i\"\" 1 para los términos producto 1 y 2 y con un guión Para el producto Cudu término productoque tiene IJ ,{ \\------Y---, 00 00 L 0l 00 ¡'1 =AB,+AC l0 00 ll 0l l0 B 00 OI 1l l0 00 l1 I 1l (a) Tabla de verdad ,{ I \\_---r--J C ¡:. -_AC + BC (b) Simplificación maPa Por l'érmrno Entradas Salidas producto ABC F, F) AB, I 10 1 AC l ll l1 3 1l -l BC TT TiC (c) Tabla de Programa del PLA Figura 5-27 Pasos necesarios en la configuración del PLA

200 L O G I C A O M B I N A C I O N AC O N M S I Y L S I C L CAP. 5 j, un 1 en la columna de salida requiere un camino desde la compuerta AND correspondientehasta la compuerta de salida OR. Aquellos marcados con un guión no especificanconexión. Finalmente una salida V (verdadera) indica que el enlace a través del inversor de salida permanece su lugar en y un c (complemento)indica que el enlace correspondiente está roto. Los caminos internos del PLA para este circuito se muestran en Ia Figura 5-26. Se asume que un terminal abierto en una compuerta OR se comporta como un 0 y que un corto circuito a través del inversor de salida no daña el circuito. cuando se diseña un sistema digital con un PLA no es necesario mostrar las conexiones Ia unidad como fue hecho en la Figura b-26.Todo lo de que se necesitaes una tabla de programacióndel PLA mediante la cual se puedeprogramarel PLA para dar los caminos adecuados. cuando se configura un circuito combinacionalcon pLA, se debe hacer una investigación cuidadosa para poder reduci¡ el número total de términos producto ya que un PLA podría tener un número finito de térmi- nos AND. Esto puedehacersesimplificando cada función al mínimo número de términos. El número de literales en un término no es importante ya que se tienen disponibles todas las variables de entrada. Los valore. ue.áa- derosy de complementode la función debensimplificarsepara ver cual se puede expresar con menos términos producto y cual produce términos producto que son comunesa otras funciones. EJEMPLO 5-6.. Un circuito combinacionalse define nor las funciones: Ft(A,B, C) : )(3, 5,6,7). F 2 ( AB , C ) : ) ( 0 , 2 , 4 , 7 ) , configúreseel circuito con un PLA de 3 entradascuatro términos productoy dos salidas. Las dos funciones se multiplican en los mapas de la Figura 5-28. Ambos valores verdaderos complementosde Ia función se y simplifican. Las combinacionesque dan un número mínimo de términos producto son: Fr: (B'C' + A,C, + A,B,), Fz: B'C' + A'C' + ABC Esto produce solamente cuatro términos producto diferentes: B'C' , A' C' , A'B' y ABC. La tabla programa pLA paraestacombi- del nación se muestra en la Figura 5-28. Nóteseque la salida F, es la salida normal (verdadera)aunquese marque una c bajo ella. Esto es debidoa que Fí se generaantes del inversor de salida. El inversor complementala función para producir F, a la salida. El circuito combinacionalpara este ejemplo es muy pequeñopara una configuraciónpráctica con un PLA. Este se ha presentado aquí solamente

B B I A)' I o{ I I L L --_-J -_ L C F1=AC+AB+BC FI.=8,C,+A,C,+ABC B I U 0 0 0 0 ,{ 0 ,tI 0 0 -r--/ \\____Y_/ L F i = s ' c ' + A ' C ' +A ' B ' Fi=B'C+A,C+ABC Tabla de prog¡ama de un PLA Términos Entradas Sali{as productos A B C Ft F2 B,C, I -00 ll A,C, 1 0-0 ll A'8, 5 00 l- ABC 4 tll -l CT ttL Figura 5-28 Solucióndel Ejemplo5-6 para propósitos de demostración. Un PLA típico comercial tiene más de 10 entradas y cerca de 50 términos producto. La simplificación de las funciones de Boole con tantas variables debe llevarse a cabo por medio del méto- do de tabulado u otro método de simplificación a base de computador. Aquí es donde el programa de computador puede ayudar al diseño complejo de Ios sistemas digitales. El programa del computador debe simplificar cada función del circuito combinacional y su complemento al mínimo nú- mero de términos. El programa selecciona el número mínimo de términos diferentes para cubrir todas las funciones en su forma verdadera o de complemento. 5-9 N O T A SC O N C L U Y E N T E S Este capítulopresenta una variedad métodos diseño de de para los circuitos combinacionales. También presenta y explica un número de circuitos MSI y LSI que pueden ser usados para diseñar sistemas digitales más 201

t¿ 202 L O G I c Ac o M B I N A c I o N A L o N M S I Y L S I C CAP. 5 . complicados. El énfasis aquí fue sobre Ia lógica combinacional MSI y las f'uncic¡nes SL Las funciones de la lógica secuencial MSI se discutirán en L e l c a p í t u l o 7 . E l p r o c e s a d o ry c o n t r o l M S I y l a s f u n c i o n e s L S I s e p r e s e n - tarán en los capítulos 9 y 10. Los componentes del microcomputador LSI se iritroducirán en el Capítulo 12. Las funciones MSI presentadas aquí y otras disponibles comercialmente se describen en los libros de especificaciones o catálogos. Los libros d e C I c o n t i e n e n d e s c r i p c i o n e se x a c t a s d e m u c h o s M S I y o t r o s c i r c u i t o s integrados. Algunos de estos libros de datos se listan en las ref'erencias que se darán más adelante. Los circuitos MSI y LSI pueden usarse en una variedad de aplicaciones. Algunas de estas aplicaciones fueron discutidas a lo largo de este capítulo, algunas fueron incluidas en problemas y otros serán encontradas en capítulos siguientes conjuntamente con sus aplicaciones particulares. Los diseñadores recursivos pueden encontrar muchas otras aplicaciones que se ajusten a sus necesidades particulares. Los fabricantes de circuitos integrados publican numerosas notas de aplicación que sugieren la utili- zación posible de sus productos. Una lista de notas de aplicación puede obtenerse escribiendo a los fabricantes directamente o sólicitándola di- r e c t a m e n t e a s u s r e p r e s e n t a n t e sl o c a l e s . A,- REFE ENCIAS R t. Yu.lo'-M. M., computer S-ysfemArchitecture. Englewoodcriffs, N. J.: prentice- Hall, Inc., 1976. z- M o r r i s , R . L . , y J . R . M i l l e r , e d s . , D e s l g nn g w i t h r r L i Integratedcircuits. Nueva Yo¡k: McGraw-Hill Book Co., 1921. 3 . Blakeslee, R., Digítal Design with standlrd MSI and LSI. Nueva york: John T. Wiley & Sons, 19?5. A Barna A., y D. I. Porat, Integrated Circuíts in Dígitat Electronics.Nueva york: -t- John Wiley & Sons,1973. 5 . I,.9, s. c., Digital Circuíts and Logic Design, Englewoodcliffs, N. J.: prentice- Hall, Inc.,1976. SemiconductorManufacturersData Books (consultar la última edición): (a) The TTL Data Booh for Design Engineers.Dallas, Texas: Texas Instru- m e n t s ,I n c . ( b I T h e t r ' a i r c h i l d e m í c o n d u c t o T T L D a t a B o o k .M o u n t a i n V i e w , c a l i f . : F a i r - s r child Semiconductor. ( c l D i g i t a t I n t e g r a t e dC i r c u i t s . S a n t a C l a r a , c a l i f . : N a t i o n a l s e m i c o n d u c t o r Corp. (d) Signerics igital, Linear,MOS. Sunnyvale, alif.: Signetics. D C (e) MECL Integrated circuits Data Booh. Phoenix, Ariz.: Motorola semicon- t ducto¡ Products,Inc. JI ( f ) R C A s o l i d s t a t e D a t a B o o hS e r i e s . o m e r v i l l e ,N . J . : R C A s o l i d s t a t e D i v . s

PROBLEMAS 5-1. Diseñe un convertidor de código de exceso 3 a BDC usando un circuito MSI de sumadores completos de 4 bits. 5-2. Usando cuatro circuitos MSI, construya un sumador paralelo binario para sumar dos números binarios de 16 bits. Marque todos los arrastres entre ios circuitos MSL 5-3. Usando 4 compuertas OR-exclusivas y un circuito MSI de sumadores completos de 4 bits, construya un sumador sustractor paralelo. Use una variable de selección de entrada V de tal manera que cuando V:0, el circuito suma y cuando V: t, el circuito resta. (Sugerencia: use la sustracción por complementode 2.) 5-4. Deduzca la ecuación de dos niveles para el bit de arrastre de salida C, mostrado en el generador de bit de arrastre posterior de la Figura 5-5. 5-5.' (a) Usando el procedimiento de configuración AND-OR invertida descrito en la Sección 3-7, demuestre que el bit de arrastre de salida en el sumador completo puede expresarse como: C¡+t : Gi + PiCí : (Ci Pi + GiCi)' (b) El CI tipo 74182 es un circuito MSI generador de bit de arrastre posterior que genera los bit de arrastre conjuntamente con las compuertas AND-OR invertida. El circuito MSI asume que los terminales de entrada tienen los complementos de G, P y de Cr. Deduzca las funciones de Boole para los bits de arrastre posteriores Cr, C, y C¿ en este CI. (Su- gerencia: use el método de ecuación sustitución para derivar los arrastres en términos de C,') 5-6. (a) Redefina la programación y generación de los arrastres de la siguiente forma: P': A' * B' G¡: A,B, Demuestre que el arrastre de salida y la suma de salida de un sumador completo se convierte en: C¡*r: GiGi + Pi)': G,+ PiCi E:(P,ci)@c, (b) El diagrama lógico del primer estadodel sumador en paralerode 4 bits como se configura en el CI tipo 74288y se muestra en la Figura pb_6. Identifique los terminales Pj y Gi, como se definieronen (a) y demuestre que el circuito puedeconfigurarun sumadorcompleto. (c) Obtenga los arrastres de salida C., I C, en función de pi, pl, p!, Gí, G;, C;, y C1 en la forma de AND-OR invertida y dibujeel circuito de arrastre posterior de dos niveles para este circuito integrado. fsugerencia: use el método de ecuación-sustitución la forma como se hizo en el de texto al deducir la Figura 5-4, pero usandola función AND-OR invertida d a d ae n ( a ) p o r C , * , . 1 203 rl

Figura P5-6 Primeraetapade un sumador paralelo 5-7.!, (a) Asuma que la compuerta oR-exclusiva tiene una demora de propagación de 20 ns y que las compuertasAND y OR tienen una demora de propaga- ción de 10 ns. ¿Cuál es el tiempo total de demora de propagaciónen el sumador de 4 bits de la Figura b-5? (b) Asuma que C5 se propaga el recuadrode la Figura b-b al mismo tiem- en po que otros bits de arrastre (ver Problema 5-4).¿Cuál será el tiempo de demora de propagacióndel sumador de 16 bits del Problema 5-2? l. 5-8. Diseñe un multiplicador binario que multiplique un número de 4 bits B: b3b2btbo por un número de 3 bits A -- ararao para formar el producto C : c 6 c 5 c a c a c t c o . E s t o p u e d el o g r a r s e o n 1 2 c o m p u e r t a s d o s s u m a d o - c2 c y res paralelos de 4 bits. Las compuertasAND se usan para formar los productos en pares de bits. Por ejemplo, el producto de o6 y b6 pueden generarse sacando la función AND de o¡ con ó¡. Los productos parciates formados por Ias compuertasAND se suman con los sumadoresparalelos. 5-9., ¿Cuántas entradasde no importa hay en un sumadorBDC? 5-10. Diseñe un circuito combinacionalque genereel complementode 9 del dígito BDC. 5-11. Diseñe una unidad aritmética decimal con dos variables de selección,vt y vo y dos dígitos BDC, A y B. La unidad debe tener cuatro operacionesarit- méticas que dependen de los valores de las variables de selección de la manera como se muestraa continuación. Función de salida 00 A + 9's complemento B de 0l A+B l0 I * lO's complementode B ll A + | (agreguelaA) use funciones MSI en el diseño y el complementador de 9 del problema b-10. 5-12. Es necesario diseñar un sumador decimal de dos dígitos representados In un código de exceso 3 (Tabla 1-2). Demuestre que la corrección después de sumar los dos dígitos con un sumador binario de 4 bits es de la siguiente ,1, manera: 204 ,

P R O B T E M A S 205 (a) El arrastre de salida es igual al bit de arrastre del sumadorbinario' ( b ) S i e l a r r a s t r ed e s a l i d a : 1 , a g r e g a r 0 1 1 ' 0 ( c ) S i e l a r r a s t r ed e s a l i d a : 0 , agregar 101'1 Construyae]sumadorcondossumadoresbinariosde4bitsyuninversor. 5 . 1 3 , D i s e ñ e u n c i r c u i t o q u e c o m p a r e d o s n ú m e r o s d e 4 b i t s A y B , p a r a c o ny t a t a r s si A: B s i e l l o s s o n i g u a l e s .E l c i r c u i t o t i e n e u n a s a l i d a ¡ ' t a l q u e ¡ : l r:0 siA+ B. 5-14. EI circuito integrado74L85 es un comparador de-nrggnitudde 4 bits similar internos al de la Figura i-7, exceptoque tiene tres entradasmás y circuitos que configur\"., uqniuuiente lógico mostrado en la Figura P5-14. Por medio \"1 de mayor de estos circuitos integrados, se pueden comparar los _números longitud .o.r\".iu, los'comparadoies en cascaáa. Las salidasA<B' A> B y A: B de\"l una etapa que contengabits menossignificativos se conectana .que las correspondienies tradas <8, A> en A B y A : B d e l a s . i g u i e n te t a p aq u e menossig- manipula bits más significativos.La etapa que manipula los bits nificativos debe ser có-o el circuito -o.t.\"áo en Ia Figura 5-?. Si se usa el entradasA <B cl74L85,se debe-aplicar 1 a la entradaA: B y un 0 a las un bits menos significativos.usando i ,q, n á\" .r ci qie r.rariprrlalos cuatro un circuito para un circuito .o*o .i de la Figura 5-7 y un cI ?4L85,obtenga comparar dos números de 8-bits. Justifique la operación del circuito' ^3 A<B 12 Al Ao C ircuito dela A>B A>B Figura 5-7 B3 B2 Bl Bo A=B A<B A>B A=B I lógicamente CI tipo 74L85 Figura P5-14 Circuitoequivalente al , 5-15. Modifique el decodificadorde BDC a decimal de la Figura 5-10 para obtener inválida' una salida de sólo ceros cuando ocurra una combinaqión de entrada /5-16. Diseñe ün convertidor de código BDC a exceso3 con un decodificador BDC a decimal Y cuatro comPuertasOR. fun' b-lTY'Un circuito combinacionalse define por medio de las tres siguientes ciones:

t¡ Ft: x'/' * ryz' Fz:x'*Y Fr: xy * x'y, Diseñe un circuito con un decodificador y compuertas externas. y'o-18. Un circuito combinacional se define por medio de las dos sizuientes fun- clones: F,(x,y) : >(0,3) Fr(x, : >(1,2, 3) y) Configure el circuito combinacional por medio del decodificador mostrado en la Figura 5-12 y compuertas NO-y externas. r 5-79. Construya un decodificador de 5x 32 con cuatro decodificadores demultiplexores de 3 x 8 y un decodificador de 2 x 4. Use la construcción de diagrama de bloque de la Figura b-14. t 5-20. Dibuje el diagrama lógico de un decodificador demultiplexor de 2 a 4 líneas usando solamente compuertas NO-O. 5-21' Especifique la tabla de verdad de un decodificador de prioridad de octal a binario. coloque una salida para indicar que al -.r,o. unu de ras entradas es 1. La tabla puede ser listada con b filas-y algunas de las entradas pueden tener valores de no importa. 5-22. Diseñe un codificador de prioridad de 4 a 2 líneas. Incluya ¿_- una salida E para indicar que al menos una de las entradas es 1. 5-23. Configure la función de Boole del Ejemplo 5-4 con un multiplexor de g x 1 con A' B y l) conectados para seleccionar ias líneas s2, sr y s6 respectivamente. 5-24. Configure el circuito combinacional especificado en el problema 5-1T con un doble multiplexor de 4 a 1 línea, una compuerta o y un inversor. 5-25. Obtenga un multiplexor de 8x I con un doble multiplexor de 4 a 1 línea con entradas de habilitación (enable) separados pu.o .o., Iíneas de selección comunes. Use la construcción por diagrama de bloque. 5-26. configure un circuito sumador completo con multiplexores. 5-27. La RoM de 32 G conjuntamente con ra línea 20 como se muestra \" en la Fi- gwa P5-27 convierte un número binario de 6 bits a su A correspondiente nú- mero BDC de 2 dígitos. por ejemplo, er binario 100001se convierte al BDC 011 0011 (decimal 83). Especifique la tabla de verdad para la ROM. 23 22 2l ABCD 32x6ROM Ft F2 F3 Ft Fs \\___Y-_i L____T____-_J l0r 100 Figura P5-27 Conversorde binario a decimal 206

PROBLEMAS 2O7 que 5-28. .Pruebe que una ROM de 32 X 8 puede usarse para configurar un circuito genere ei cuadrado binario de un número de 5 bits de entrada con Bo : Ao ! É, : 0. Como en la Figura 5-24(a). Dibuje el diagrama de bloque del circuito y lirt. las primeras y últi*u. entradas de la tabla de verdad de la ROM. 5-29.,7 ¿Qué tamaño de ROM se usaría para configurar: (a) Un sumador sustractor BDC con una entrada de control para seleccionar entre Ia suma Y la resta? (b) un multiplicador binario que multiplica dos números de 4 bits? (c) unos multiplexores dobles de 4 a 1línea con entradas de selección comunes? / remplaza con una S-gO/ Cada inversor de salida en el PLA de la Figura 5-26 se compuerta OR-exclusiva. Cada compuerta OR-exclusiva tiene dos entradas. y la otra entrada se una entrada se conecta a Ia salida de la compuerta oR conecta por medio de enlaces a una señal equivalente a cero o uno' Demues- tre cómo .\"leccionu. la salida verdadera,/complemento en esta configuración' que S-gf l Deduzca la tabla de programación del PLA para el circuito.combinacional eleva al cuadrado ,r., iú.n\".o de 3 bits. Minimice el número de términos producto. (Ver la Figura 5-24 para la configuración con ROM equivalente') de código de 5-32. Liste la tabla de programación del PLA para el convertidor BDC a exceso 3 definido en la Sección 4-5' t

á Lógica secuencial I I t,l 6- 1 INTRODUCCION Los circuitos digitales hasta ahora consideradoshan sido combinacionales, es decir, las salidas en un instante dado de tiempo son enteramen- te dependientes de las entradas presentes en ese mismo tiempo. Aunque cada sistema digital debe tener circuitos combinacionales, mayoría de la los sistemas encontradosen la práctica incluyen también elementos de memoria, los cuales requieren que el sistema se describa en términos de ¡ la lógica secuencial. Un diagrama de bloque de un circuito secuencialse muestra en la Figura 6-1. Este consiste en un circuito combinacionalal cual se le conectan elementosde memoria para formar un camino de realimentación., Los elementosde memoria son capacesde almacenar información binaria dentro de ellos. La información binaria almacenada en los elementos de memoria en un tiempo dado define el estado del circuito secuencial.El circuito secuencial recibe la información binaria de las entradas exter- I nas. Estas entradas, conjuntamentecon el presenteestado de los elemen- i tos de memoria, determinan el valor binario de los terminales de salida. También determinan la condición de cambio de estado en los elementos { de rnemoria. El diagrama de bloque demuestra que las salidas externas -t en un circuito secuencialson una función no solamente de las entradas externas sino del presente estado de los elementos de memoria. El siguiente estado de los elementos de memoria es también una función de las entradas externas y del estado presente. Así, un circuito secuencial se especifica por medio de una secuencia de tiempo de las entradas, salidas y estadosinternos. Hay dos tipos de circuitos secuenciales.Su clasificación depende del tiempo de sus señales.Un circuito secuencialsincrónico es un sistema cuyo comportamiento puede definirse a partir del conocimiento de sus señales en instantes discretos de tiempo. El comportamiento de un circuito asincróníco depende del orden en que cambien las señales de entrada y puedan ser afectadas en un instante dado de tiempo. Los elementos de memoria comúnmente usados en los circuitos secuencialesasin- crónicos son mecanismosretardadoresde tiempo. La capacidad de memoria de los mecanismosretardadoresde tiempo se debe al hecho de que la señal 208

Entradas Circuito combinacional Figura 6-1 Diagrama de bloque de un circuito secuencial gasta un tiempo finito para propagarsea-través del dispositivo. En la prácti- ;\", ietardo de propágacién interna de las compuertas lógicas es de una \"t duración suficientó pltt\" producir el retardo necesario,de tal manera \"o-o fisicas de rétardo de tiempo puedan ser despreciables. il; i;. unidades Ér, los sistemas asincrónicos tipo compuerta, los elementos de memoria de ü¡lisot\" 6-1 consisten en compuertas lógicas €uyos retardm de,propagación ;;.tlút\"\" la memoria reqn\"iid\". Así, un circuito secuencial asincronico puede tomarse como un ciróuito combinacional con realimentación. Debido a la realimentación entre las compuertaslógicas,un circuito secuencialasin- puede a veces volverse inestable. El problema de inestabilidad im- po\"\" Á\"\"rtas dificultades al diseñado¡. Por tanto, su uso no es tan común \"Jtti\"o como en los sistemas sincrónicos- un sistema lógico secuencial sincrónico, por definición, puede usar señales que afecten\"los elementos de memoria solamente en instantes de ;ü;p. discreto. Una forma de lograr este propósito es usar pulsos de duración limitada a través del sistóma de tal manera que la amplitud de un pulso representelógica 1 y otra amplitud de pulso (o la ausencia de un pulso) représente lógica 0. La dificultad con un sistema de pulsos es que iuufq\"i\"i par de pn-l.or que lleguen de fuentes separadas independientes a las entradas dé la misma compuerta mostrarán retardos no predeci- bles de tal manera que se separaiátt los pulsos ligeramente, resultando una operaciónno confiable. Los sistemas lógicos secuencialessincrónicos prácticos usan ampli- tudes fijas tales coñro niveles de voltaje para las señales binarias' La -de sincronización se logra por un dispositivo tiempo llamado generadcir maestro de tiempo genera un tren periódico de pulsos de reloj- Los pulsos de reloj se distribuye.r través del sistema de tal manera que los \"l \"rrál -memori\" \" rotr afectadas solamente con la llegada del pulso ilementos de de sincronización. En la práctica, el pulso de reloj se aplica a las com- ¡pnetta* AND conjuntamente con las ieñales que especifican los cambios -iequeriaos en los élementos de memoria. Las salidas de la compuerta AND pnLd\"n trasmitir señales solamente en los instantes que coinciden con ia llegada de los pulsos de reloj.r Los circuitos secuenciales sincrónicos q,r\" ,íu¡ pulsos dó reloj en las entradas de los elementos de memoria se liaman círcuitos secuencialestemporizados. Los circuitos secuenciales temporizados son el tipo más comúnmente usado. No presentan proble- ¡¡ur d\" inestabilidad y su temporización se divide fácilmente en pasos discretos independientés, cada uno de los cuales se considera separadamente. Los circuitos secuenciales que se discuten en este libro son ex- clusivamentedel tipo temporizado. 209

2IO LOGICA ECUENCIAL S CAP. 6 Los elementosde memoria usados en los circuitos secuenciales temporizados se llaman flip-flops. Estos circuitos son celdas binarias cafa_ ces de almacenar un bit de información. un circuito flip-flop tiene áos entradas, una-para el valor normar.y rrqo para el valor cbmplemento del bit almacenado en é1. La informacién binaiiá p\"\"¿\" .\"to, á ,r., flip flop en una variedad de formas, hecho éste, que determina diferentes -tipos de flip-flops. En la siguiente secciónse examinan varios tipos de flip-flops y se definen sus propiedades lógicas. 6-2 FLIP-FLOPS un circuito flip-flop puede mantener un estado binario indefinidamente (siemprey cuando se esté suminist¡ando potencia al circuito) hasta que s,e cambie por una señal.de e¡trada para cambiar estados. La principal diferencia entre varios tipos de flip-fiops es el número de entradas que poseeny la manera en la cual las entradas afectan el estadobinario. ios tipos de flip-flops más comunesse discuten a continuación. Circuitobásicode un flip-flop se mencionó en las secciones 4-7 y 4-g que un circuito flip-flop puecre construirse con dos compuertas NAND o dos compuertas NoR. Estas construccionesse muestran en los diagramas lógicos de las Fig*. o-i y 6-3. cada circuito forma un frip-flop iá.i\"o deicual ,e p,r\"ae construir u.nomás complicado.La conexión de acoplamientointercruzado de la salida. de una. .compuertaa ra entrada de ü otra .\"\";;i;;; un camino de realimentación. Por esta razón, los circuitos se clasifican como circuitos secuenciales asincrónicos.cada frip-flop tiene dos salidas, y entradas S (seú) y R (res-e.t). Q e, y dos Este-tipo de flip-flop ,; iümu fúp_ftop RS acoplado directamenteo bloquead,or SR (sR latctr). La, ietra.,R y s ron las iniciales de los nombres en inglés de las entra¿as-ireset,set). Para analizar la operación del circuito de la Figuru o z se debe recordar que la salida de una compuerta NoR es 0 ; ;;;rq\"ier entrada es 1 y que la salida es 1 solamente cuando todas las entradas sean 0. como punto de partida asúmaseque la entrada de puesta ; ;;\" (set) es 1 y que la entrada de puesta a cero (reset) sea 0. óo-o ú la compuerta2 tiene una entrada de 1, su salida Q'debe ser 0, lo cual colocaambas entradas ;-J-1\" (puesta a l0 l0 00 l0 ( d e s p u éd e S : 1 , 8 : 0 ) s 0l 01 00 01 (después S: 0, .R: 1) de :-J-L, (puesta o, au l¡ 00 (a) Diag¡ama lógico (b) Tabla de verdad Figura 6-2 Circuito flip-flop básico con compuertas NOR

E I FL|P-FLoPS 2l I sEc. 6_2 f q l! de la compuerta 1a 0 para tener la salida Q como 1. Cuando la entrada de puesta a uno (set) vuelva a 0, las salidas permanecerán iguales ya que la salida Q permanece como 1, dejando una entrada de la compuerta 2 -e n t . E s t o c a u s a q u e I a s a l i d a Q ' p e r m a n e z c a e n 0 l o c u a l c o l o c a a m b a s entradas de la compuerta número 1 en 0 y así la salida Q es 1. De la misma manera es posible demostrar que un 1 en la entrada de puesta a cero (reset) cambia Ia salida Q a 0 y Q'a 1. Cuando la entrada de puesta a cero cambia a 0, las salidas no cambian. cuando se aplica un 1 a ambas entradas de puesta a uno y puesta a cero ambas salidás I y Q' van a 0. Esta condición viola el hecho de que las salidas Q y Q' son complementos entre sí. En operación normal esta condición debe evitarse asegurándose que no se aplica un 1 a ambas entradas simultáneamente. Un flip-flop tiene dos entradas útiles. Cuando Q : 1 y Q' : 0 estará en el estado áe púesta o uno (o estado 1). Cuando Q:0 y Q': 1 estará en el estado de puósta a cero (o estado 0) . Las salidas Q y Q'son complenientos entre sí y se les trata como salidas normales y de complemento respectivamente. El estado binario de un flip-flop se toma como el valor de su salida normal. Bajo operación normal, ambas entradas permanecen en 0 a no ser que el estado del flip-flop haya cambiado. La aplicación de un 1 momentáneo a Ia entrada de puesta a uno causará que el flip-flop vaya a ese estado. La entrada de puesta a uno debe volver a cero antes que se aplique un 1 a la entrada dg. puesta a cero. Un 1 momentáneo aplicado a la entrada de puesta a cero causará que el flip-flop vaya al estado de borrado (o puesta á cero). cuando ambas entradas son inicialmente cero y se aplica un 1a la entrada de puesta. a uno mientras que el flip-flop esté en el estado de puesta a uno o se aplica un 1 a la entrada de puesta a cero mientras que ut ftlp-ftop esté en él estado de borrado, quedarán ias salidas sin cambio. Cuando sl aplica un 1 a ambas entradas de puesta a uno y de puesta a cero, ambas ialidas irán a 0. Este estado es indefinido y se evita normalmente. Si ahora ambas salidas van a 0, el estado del flip-flop es indeterminado y depende de aquella entrada que permanezca por mayor ttempo en 1 antes de hacer Ia transición a 0. El circuito flip-flop básico NAND de Ia Figura 6-3 opera con ambas entradas normalmente en 1 a no ser que el estado del flip-flop tenga que , cambiarse. La aplicación de un 0 momentáneo a la entrada de puesta a '_lr 9 l-JS(puestaauno) ( d e s p u éd e S : 1 , f i : 0 ) s 0 (después S: 0, fi: de 1) I :l-J-\"*uestaace I (a) Diagrama lógico (b) Tabla de verdad Figura 6-3 Circuito flip-flop básicocon compuertasNAND

212 LOGTCA ECUENCIAL S CAP. 6 uno, causaráque Q vaya a 1 y Q' vaya a 0, llevando el flip-flop al estado de puesta a uno. Después que la entrada de puesta a uno vuelva a 1, un 0 momentáneoen la entrada de puesta a cero causará la transición al estado de borrado (clear). Cuando ambas entradas vayan a 0, ambas salidas irán a 1; esta condición se evita en la operación normal de un flip-flop. I Flip-flop FS temirorizado I 1 El flip-flop básico por sí solo es un circuito secuencialasincrónico.Agre- I gando compubrtas a las entradas del circuito básico, puede hacerseque el flip-f'lop responda a los niveles de entrada durante la ocurrencia del pulso del reloj. El flip-flop RS temporizado mostrado en la Figura 6-a(a) consiste en un flip-flop básico NOR y dos compuertasAND. Las salidas de dos compuertas AND permanecen en cero mientras el pulso del reloj (abreviado en inglés CP) sea 0, independientemente los valores de de entrada de S y rt. Cuando el pulso del reloj vaya a 1, la información de las entradas S y .B se permite llegar al flip-flop básico. El estado de puesta a uno se logracon S: 1, R:0 y CP: 1. Para cambiarel estadode puesta a cero (o borrado) las entradasdeben ser S:0, R: I y CP: 1. Con S : 1 y R: I, la ocurrenciade los pulsosde reloj causaráque ambassalidas vayan momentáneamente 0. Cuando se quite el pulso, el estadodel flip- a J flop será indeterminado, es decir, podría resultar cualquier estado, QQ+I\\ o 0 00 0 0l C 0 l0 (Pulsos 0 ll de reloj) 00 01 10 (a) Diagrama lógico ll (c) Tabla ca¡acterística SR -¡ V 'l tl I o1 !I lx tr w rftfl *_l-- rlr Q(t+t):s+R,o SR:0 CP (b) Símbolográfrco (d) Ecuación característica Figura 6-4 Flip-flop .BS temporizado

E ts hl sEc. 6-2 FLIP-FLOPS213 P ii; dependiendode si la entrada de puesta a uno o la de puesta a cero del ftii-¡1op básico, permanezcael mayor tiempo, antes de la transición a 0 ü :i al final del pulso. - Ei símÉolográfico del flip-flop RS sincronizadose muestra en la Fi- $ A¡ gor¿ O-¿(¡).Tieñe tres entradl.' S, R y CP. La.entrada CP no se escribe F Ir pequeño á\"\"tro deí recuadro debido a que se reconoce fácilmente por un !,] irianguto. E! triángulo es un símbolo para el indicador.dinámico y denota $ ¿ ¿\" que el\"nip-flop respondea una transición del reloj de entrada E \"i-fr\"Efr\" de subida de una senai de un nivelWGTlnario) o flanco a un nivel-alto tt (1 binario). Las salidas del flip-flop se marcan con Q y Q', dentro del re- H cuadro. Se le puede asignar át lip-nop un nombre de variable diferente Áu\"q\"\" ,\" ur.rib\" u.t\" Q dentro del recuadro.En este caso Ia letra esco- ;id;;\"t; la variable del ilip-flop se marca por fuera del recuadrov a Io largo áe ta tír,ea de salida. El eitadó del flip-flop se determina del valor de su salida normal Q. Si se deseaobtener ei complementode la salida normal, no es necesario usar un inversor ya que el valor complementado obtiene se directamentede la salida Q'. La tabla característicadel flip-flop se muestra en la Figura 6-4(c). Esta tabla resume la operación de1 flip-flop en forma-.detabulado. Q es el estado binario del flip-flop en un tiempo dado (refiriéndose, es.tado aI I presente), 'O las columnas S y B dan los valores posiblesde las entradas y pulso de t¿+ 1) !s el estado del flip-flop despuésde la ocurrenciade un reloj (refiriéndose siguiente estado). -La al ecuación caracierística de un flip-flop se deduce del mapa de la Figura 6-4(d). Esta ecuaciónespecificael valor del siguiente estado como un\"a función del presente estado y de las entradas. La ecuación caracte- rística es una expresiónalgebraicápara la información binaria de la tabla característica.Lós dos estádos indeterminadosse marcan con una X en el mapa, ya que pueden resultar como 1 o como 0. Sin embargola relación -0 Sn : aéUeinctuirse como parte de la ecuación caracteústicapara espe- que S y E no puedenser iguales a 1 simultáneamente' -__:ttt\"\"t Ftip-flopD El flip-flop D mostrado en la Figura 6-5 es una modificación del flip-flop BS sincronizado.Las compuertasNAND 1 y 2 forman el flip-flop básico y las compuertas 3 y 4 las modifican para conformar el flip-flop RS- sincronizado. La entrada D va directamente a la entrada S y su complemento É r: se aplica a la entrada R a través de la compuerta5. Mientras que el pulso 11 de rólo¡ de entrada sea un 0, las compuertas 3 y 4 tienen un 1 en sus sá- $ lidas, independientemente del valor de las otras entrad_as. -nlto \":!4 -9g tr l¿ acuerdo á ios requisitos de que las dos entradas del flip-flop básico-N{ND ér (Figura 6-3) permanezcaninicialmente en el nivel de 1. La entrada D se corñpr,r\"ba dürante la ocurrencia del pulso de reloj- Si es 1, la salida de la t ja (a no E compuerta 3 va a 0, cambiando el flip-flop a!. estado- puesta a uno H de ;;¡ó\"; ya esté é.\" estado). Si es 0, la salida de la compuerta 4 va a 0, \"tr cambiando el flip-flop al estado de borrado. El flip-flop tipo D recibe su nombre por la ha.bilidad de trasmitir \"datos\" a un flip-flop. Es básicamente un flip-flop RS con un inversor en f

(a) Diagrama lógico con compuertas NAND a: cP Qr't - l¡'-'¡1 (b) Símbolo gráfico (c) Tabla caracte¡istica (d) Ecuación ca¡acterística Figura 6-5 Flip-flop D temporizado la entrada ft. El inversor agregadoreduce el número de entradas de dos a uno' Este tipo de -flip-flop se llama algunas vecesbloqueador con compuert.aso flip-flop de bloqueo.La entrada Cp se le da a menudo D la desig_ nación variable G (de gate) para indicar que esta entrada habilita el flifr- flop de bloqueopara hacer posible que los datos entren al mismo. 6-5(b). La tabla característicase lista en la parte (c) y la ecuació.r;;.á;- terística se deriva en la parte (d). La ecüación característica muestra que el siguiente estado del flip-flop es igual a la entrada D y es independiente del valor del presenteeÁtado. F l i p - f l o pJ K un flip-flop JK es un refinamiento del flip-flop -RSya que el estado indeterminado del tipo fis se define en el tipo ix. tá, entradas ./ y K se comportan como las entradas v n para poner a uno o cero (set ó clear) I al flip-flop (nóteseque en el flip-¡leo-¿¡4 la letra J re u.u para la entrada d,epuesta o u,noy la_.letraK para ra entrada d.e puestaa' cero¡. cuando ambas entradas se aplican a J y K simultánea.n\"r,i\", el flip-flop cambia a su estadode complemento, esto es, si Q : 1 cambiaá q:0 y viceversa. ^ un flip-flop oIl( sincronizadose muestra en la Figüra 6-6(a). La salida Q se aplica con K y cP a.una compuertaAND de tal manera que el flip- flop .seponga a cero (clear) dura4te un pulso de reloj ,olamente si previamente.De manera similar la salida e fue 1 e' se aplica con J y cp a una compuertaAND de tal manera que el flip-flop .e p-ong\"a uno con un pulso de reloj, solamentesi Q, fue 1 préviamente. como se muestra en la tabra característicaen la Figura 6-6(c), el flip-flop JK se comporta como un flip-flop RS excepto v ¡i ,Lun \"rrurráo\"r 214

E ia ii & g p fl ¡! { (a) Diagrama lógico .l IK o 00 1l l0 tl 000 001 0 -T tr l -I l-' EH 0r0 o ltl -l 011 t- 100 rll 101 1r0 K CP Q ( r+ t ) - t Q ' + K ' Q 111 (b) Símbolográfico (c) Tabla característica (d) Ecuación característica Figura 6-6 Flip-flop JK temporizado ambos 1. Cuando J y K sean 1, el pulso de reloj se trasmite a través de una compuerta AND solamente;aquella cuya entrada se conecta a la salida del flip-nop la cual es al presenteigual a 1. Así, si Q: 1, Ia salida de la compuertaAND superior se convertirá en 1 una vez se aplique un pulso de reloj y el flip-flop se ponga a cero' Si Q' : 1 la salida de la compuerta -convieite AND se e.t t y el flip-flop se pone a uno. En cualquier caso, el estadode salida del flip-flop se complementa. Las entradas en el símbolo gráfico para el flip-flop Jl( deben marcarse I I con una J (debajode Q) y K (debajode Q'). La ecuacióncaracterísticase da en Ia Figura 6-4(d) y se deduce del mapa de la tabla característica. Nótese que debido a Ia conexión de realimentación del flip-flop JI(, la señal cP que permanece 1 (mientrasque J:K:1) en causarátransi- ciones repetidás y continuas de las salidas despuésde que las salidas hayan siáo complementadas.Para evitar esta operación indeseable,los prri.o. de reloj deben tener un tiempo de duración que es menor que la á.-otu de propagación a través del flip-flop. g.!\" .es- *na restricción, ya que la operación*del circuito dependedel ancñb-dé lós pulsos. Por esta razón los flip-flóps JI{ nunca se construyen como se muestra en la Figura 6-6(a).La restricción del ancho del pulso puedeser eliminada con un maestro esclavo o una construcción activada por flanco de la manera discutida en la siguiente sección. El mismo razonamiento se aplica al flip-flop ? I presentado a continuación. I 215

(a) Diagrama lógico tl 5Tr {i ll CP (b) Símbolográfico (c) Tabla ca¡acterística Q ( t+ t ) . - r Q ' + - r ' Q (d) Ecuación característica I Figura 6-7 Flip-flop ? temporizado . Flip-flop f El flip-flop ? es la versión de una entrada, del flip-flop Jr(. como se muestra en la Figura 6-7(a),el flip-flopJse obtiene de un tipoJK a la cual se le unen las dos entradas. El nombre 7 se deriva de la habilidad del flip-flop de variar (\"toggle\") o cambiar estado. Independientemente del preiente estado del flip-flop, este asume el estado de complemento cuando ocurre el,pulso de reloj mientras que la entrada ? esté en lógica 1. El símbolo,la tabla característicay la ecuación característicadel flip-flop ? se muestran en la Figura 6-7, partes (b), (c) y (d) respectivamente. Los flip-flops introducidos en esta secciónson los de tipo más común comercialmente.Los procedimientosde análisis y de diseño desarrollados en este capítulo se aplican a cualquier flip-flop sincronizadouna vez que se haya definido su tabla característica. 6-3 D I S P A R OD E L O S F L I P - F L O P ST R I G G E R I N G ) ( El estado de un flip-flop se,varía debido a un cambio momentáneoen la señal de entrada. Este cambio momentáneose le llama disparo (trigger) y la transición que lo causa se dice que dispara el flip-flop. Los flip-lops asincrónicos,tales como los circuitos básicos de la Figura 6-2 y 6-8, requieren un disparo de entrada definido por un cambio de niuel de señal. 216

S E C6 . 3 . D I S P A R O L O S L I P - F L O T R I G G E R I N2 1)7 DE F ( PS G Este nivel debe regresarse un valor inicial (0 en el flip-flop a base de a NOR y 1 en aquella a base de NAND) antes de aplicarieel segundo disparo. Los flip-flops sincronizadosse disparan por medio de pul.sos.Un pulso comienza a partir de su valor inicial de 0, va momentáneamente a Jii¡'il 1 y despuésde un corto período,regresaa su valor inicial 0. El intervalo de tiempo que ocurre desde la aplicación del pulso hasta que ocurra la transición de salida, es un factor crítico que requiere investigación posterior. Como se ve en el diagrama de bloque de la Figura 6-1, un circuito secuencial tiene un camino de realimentaciónentre el circuito combinacional y los elementosde memoria. Este camino puede producir inestabilidad si las salidas de los elementosde memoria (flip-flops) están cambiandomien- tras que las salidas del circuito combinacionalque van a las entradas de los flip-flops esténsiendosometidas disparopor el pulso del reloj. El pro- a blema de..tie_,mpo puede ser prevenido si las salidas de los flip-flops no corrlienzan cambiar hasta que el impulso de entrada haya retornadoa 0. a Para asegurartal\"operación,-un flip-flop debe tener un ietardo de propa- gación de la señal desdela entrada hasta la salida, en exceso,con respecto a la duración del pulso. Este retardo es comúnmentemuy difícil de controlar si el diseñador dependetotalmente del retardo de propagaciónde las compuertas lógicas. Una forma de asegurar el retardo adecuado es incluir dentro del circuito del flip-flop una unidad de retardo fisico que tenga un retardo igual o mayor que la duración del pulso. Una forma muy buena de resolver el problema de temporización por realimentación es_ hacer el flip-flop sensiblea Ia transicióñ del pulso en vez de la duración del pulso. Un pulso de reloj puede ser positivo o negativo. Una fuente de reloj positiva permanece 0 durante el intervalo entre los pulsos y va a 1 du- en rante la ocurrencia de un pulso. El pulso pasa por dos transiciones de señal: de 0 a 1 y el regresode1 a 0. Como se ve en la Figura 6-8, la transi- ción positiva se define comoflanco positiuo y la transición negativa como flanco negatiuo. Esta definición se aplica a los pulsos negativos. Los flip-flops sincronizadosque se introdujeron en la Sección 6-2 se disparan durante el flanco positivo del pulso y el estado de transición comienzatan pronto como el pulso alcanza el nivel de lógica 1. EI nuevo estado del flip-flop puede aparecer en los terminales de salida mientras Pulso positivo Pulso negativo tt tl tt II Flanco Flanco Flanco Flanco positivo negativo negativo positivo Figura 6-8 Definición de la t¡ansición de un pulso de reloj

218 L O G I c AS E C U E N C I A L CAP. 6 que el pulso de entrada sea 1 todavía. Si las otras entradas del flip-flop cambian mientras que el pulso sea 1, el flip-flop empezará a responder a esos valores nuevos y puede ocurrir un nuevo estado de salida. Cuando esto pasa, la salida de un flip-flop no puede ser aplicada a las entradas de otro flip-flop cuando ambos sean disparados por el mismo pulso de reloj. Sin embargo, si se puede hacer que el flip-flop responda al flanco positivo (o negativo) de transición solamente, en vez de la duración total del pulso, entonces se puede eliminar el problema de la múltiple transición. Una manera de hacer que el flip-flop responda solamente al pulso de transición es usar un acoplamiento capacitivo. En esta configuración, se inserta un circuito fiC (resistencia-condensador) en Ia entrada de reloj del flip-flop. Este circuito genera un pico en respuesta al cambio momen- táneo de la señal de entrada. Un flanco positivo emerge de tal circuito con un pico positivo y un flanco negativo con un pico negativo (spike). La activación de los flancos se logra diseñando el flip-flop para ignorar un pico y dispararse con la ocurrencia del siguiente. otra forma de lograr el disparo de los flancos es el uso de un maestro esclavo o flip-flop de disparo por flancos como se discute a continuación. X Flip-flop maestro esclavo Un flip-flop maestro esclavo se construye con dos flip-flops separados. un circuito sirve como maestro y el otro como esclavo y el circuito completo se trata como un flip-flop maestro esclauo. EI diagrama lógico de un flip-flop maestro esclavo RS se muestra en Ia Figura G-9. Esta consiste en un flip-flop maestro, un esclavo y un inversor. Cuando el pulso de reloj CP es 0, Ia salida del inversor es 1. Como el pulso de entrada de reloj del esclavo es 1, el flip-flop se habilita y la salida Q es igual a Y mientras que 8' se iguala a {'. El flip-flop maestro se inhabilita debido a que CP:0. cuando el pulso de reloj se convierte en 1, la información en las entradas externas R y s se trasmiten al flip-flop maestro. El flip-flop maestrd sin embargo, se aísla por el intervalo en que el pulso esté en un nivel de 1, ya que la salida del inversor es 0. Cuando el pulso regresa a 0, el flip-flop 1 Y FLIP.FLOP MAESTRO ESCLAVO Figura 6-9 Diagra.'.a lógico de un flip-flop maest¡o esclavo

CPN Figura 6-lO Relaciones de tiempo de un flip-flop maestro esclavo maestrd se aísla, Io cual previene que las entradas externas lo afecten. El flip-flop esclavo irá al mismo estadoque el maestro. Las ielaciones de tiempo mostradas en la Figura 6-10 ilustran la secuencia de eventos que oculren en un flip-flop maestro esclavo. Asú- mase que el flip-flop está en el estado de puesta a cero antes de la ocu- rrenci; de un pulso, de tal manera que y: 0 y Q : 0. Las condicionesde entrada son S : 1, R : 0 y el siguiente pulso de reloj debe conmutar el flip-flop al estado de puesta a uno con Q: 1' Durante la transación del pui.o d\" 0 a 1, el flip-f1opmaestro se pone a uno y conmuta Y a.í. El flip- ilop esclavono se afecta debido a que su CP es 0: Como el flip-flop maes^tro es un circuito interno, su cambio de estado no se nota en las salidas Q y pa- Q,. Cuando el pulso regrese 0, la información del maestrose permite -haciendo a 'la sár al esclavo la salida externa Q: 1' Nótese que entrada externa S puede cambiarseal mismo tiempo que el pulso va a través de la transición á\" utt flanco negativo.Esto se debe a que una vez que CP alcan- ce el 0, el maestrose inhabilita y sus entradas R y 5- no tienen influencia hasta que el siguiente pulso de reloj ocurra. Ento-nces,en un flip-flop maestro esclavo, es posiüle variar la salida y la információn de entrada, con eI mismo pulso de reloj. Se debe tener en cuenta que la entrada S po- dria venir de la salida de otro flip-flop maestro esclavo que fuera conmutado con el mismo pulso de reloj. El comportamientodel flip-flop maestro esclavoya descrito determina que los cambios de estadoen todos los flip-flops coincide con la transición del flanco negativo del pulso. Sin embargo,algunos flip-flops maestro esclavo de CI cambian los estadosde salida en la transición del flanco positivo de los pulsosde reloj. Esto ocurre en Ios flip-flops que tienen un inversor adicionál entre el terminal CP y la entrada del maestro. Este tipo de flip-flops son disparadoscon pulsos negativos (ver Figura 6-8), tales que el-flanóo negativo del pulso afecta al maestroy el flanco positivo afecta al esclavoy a los terminales de salida. La combinación maestro esclavo puede contruirse para cualquier tipo de flip-flops agregando flip-flop ES sincronizadocon un reloj invertido un pu.\" fot*ár un ésclavo. Un ejemplo de un flip-flop JK maestro esclavo construido con compuertas NAND se muestra en la Figura 6-11. Este consiste en dos flip-flops; las compuertas t hasta 4 forman el flip-flop 219

Figura 6-11 Flip-flop JK temporizadomaestro esclavo maestro y las compuertas5 hasta 8 forman el flip-flop esclavo.La infor- mación presenteen las entradasJ y K se trasmitó al flip-flop maestro en el flanco positivo del pulso de reloj y se sostieneallí haita que el flanco negativo del pulso de reloj sucede,despuésdel cual se permite pasar hasta el flip-flop esclavo.El reloj de entrada es normalmente0, lo cual mantiene las salidas de las compuertasr y 2 en el nivel de 1. Esto previenea l¡s entradas J y K de afectar el flip-flop maestro. El flip-flop Lsclavo es J del tipo fts temporizadocon el flip-flop maestro que suministia las entradas y el reloj de entrada invertido por la compue.ta 9. cuando el reloj es 0, la salida de la compuertag es 1 de manera que la salida e es igual á y y. Q'es igual a Y'. cuando ocurre el flanco positivo de un pulso dJreloi, el flip-flop maestro se afecta y puede conmutár estados. El flip-flop se aísla durante el tiempo en que el reloj esté en el nivel t,-debido a que \"..iáuo la. s.alid-a ]a gompuerta 9 suminist¡a un 1 a ambas entradas del flip-fiop !e básico NAND de las compuertas 7 y 8. cuando el reloj de entrada tég.\".L a 0, el flip-flop maestro se aísla de las entradas J y K y el flip-flop va al mismo estadodel flip-flop maestro. \".Jluuo considéreseun sistema digital que contenga muchos frip-flops maestro esclavo, con las salidas de algunos flip-flops conectadosa las entradas l de otros. Asúmase que las entradas del pulso áe reloj a todos los flip-flops están sincronizados(ocurren al mismo fiempo). Al comienzode cada pül- so_de reloi, algunos de los elementos maestro cambian de estado, iero todos_losflip-flops de salida permanecenen sus valores previos. Después que el pulso de reloj regresea 0, algunas de las salidas cambian de estado, pero ainguno de estos estados nuevos tienen un efecto en cualquiera de los elementos maestro hasta el siguiente pulso de reloj. Así, los estados de los flip-flops en el sistema pueden cambiarsesimultáneamenteduran- te e I mismo pulso de reloj, aunque las salidas de los flip-flops se conectan a las entradas de otros. Esto es posible porque el nuévo éstado aparece en los terminales de salida solamente despuésque el pulso de reloj haya cambiadoa cero. Por tanto el contenidobinario á\" un lip-nop puedótrás- ferirse al segundo y el contenido del segundo trasferiise ál'primero y ambas trasferenciasocurren durante el misnio'pulso de reloj. 220

Flip-flop disparado Por flanco Otro tipo de flip-flop que sincroniza los cambios de estado durante una n transición de pülso de reloj es el flip-flop disparado por flanco (edgg- triggered flip-flop). En este tipo de flip-flop, las transiciones de salida $ o.,rñ\"tt en un nivel específicodel pulso de reloj. Cuando el nivel de entra- ff da del pulso excede este umbral, se cierran las entradas y el flip-flop es por tanlo inactivo a cambios posterioresen las entradas hasta que el pul- f so de reloj regresea cero y ocurra otro pulso. Algunos flip-flops disparados por flanco causan una transición en el flanco positivo del pulso y otras causatruna transición en el flanco negativo del pulso. H El diagrama lógico de un flip-flop tipo D disparado por flanco positivo se muestra en la Figura 6-12. Este consiste en tres flip-flops básicosdel tipo mostrado en la Figura 6-3. Las compuertas ryAND 1 y 2 constituyen u.t flip-flop básico y las compuertas 3 y 4 otro. El tercer flip-flop básico H qne las compuertas 5 y 6 suministra las salidas del circuito. \"ó*ptende y R del tercer flip-flop básico deben mantenerseen lógica ias entrádas S 1 para que las salidas permanezcan sus valores estables.Cuando S: 0 en v n: 1, la salida va al estadode puestaa uno con Q: 1' CuartdoS: 1 y n: O, la salida va al estadode puesta a cero con Q: 0. .Las salidas S y R se determinan de los estados de los otros dos flip-flops básicos. Estos dos flip-flops básicos responden a las entradas externas D (datos) y a CP (pulso de reloj). '' La operaóióndel circuito se explica en la Figura 6-13 donde las compuertas i-¿ se redibujan para mostrar todas las transiciones posibles. Las salidas s y fi de las compuertas 2 y 3 van a las compuertas5 y 6 como se muestra en la Figura 6-12, para suministrar las salidas actuales del flip-flop. La Figura 6-13(a) muestra los valores binarios de las salidas de lal cuátro compuertascuando CP:O. La entrada D bien podría ser igual t¡ :i * t t i.f :4 ,4 \"q i ir i.i iÉ lll iil |¡ '; Figura 6-12 Flip-flop tipo D disparado por flanco positivo I.f 221 i. r,t¡ lÉ ig H

(a) Con CP:0 J (b) Con CP:1 Figura 6-lS Operación de un flip_flop tipo D disparado por flanco t a 0 ó 1. En cualquier caso, un cp de 0 causa que las salidas de las compuertas 2 y 3 vayan a 1, haciendo s: R:1, ro cual constituye ra condi- ción para la salida de estado estabre. cuando D : 0, la compuerta 4 tiene una_salida-de 1 Io que causa que la salida de la compúerta 1 váya a 0. cuando D: 1, la compue¡ta 4 irá a 0, lo cual causará q\"e lu sarida de la compuerta 1 vaya a 1. Estas son las dos condiciones posibles cuando con el terminal cP en 0, se habilitan y cambian las salidas del flip-flop sin im- portar cual es el valor de D. Hev un tiempo definido, llamado el tiempo de establecimiento durante . el cual se debe mantener la entrada D a un valor constante antes de la aplicación del pulso. El tiempo de establecimiento lguut al retardo de propagación a través de las compuertas 4 y 7 ya que\". d'n un\"cambio en D cau- 222

I ü ¡ ,. sEc. 6-3 D I S P A R O E L O S F L I P - F L O Pf f R I G G E R I N G ) 2 2 3 D S :j .ir ahora que sa un cambio en las salidas de esas dos compuertas. Asúmase : D no cambia durante liu-po de establecimientoy que,la entrada CP \"t D:0 cuando se torna 1. Esta situación r\" áibo¡u en la Figura 6-13(b).si a 0' Esto CP se convierta en 1, entoncesS permanecerá pero-R cambiará 1 ;.\";i q;; la salidl del flip-flop Q vaya a 0 (en la Figura 6-12)' Si ahora ár.\".rt\" bp:t, hay un cambioLn la entrada D, la salida de la compuer- iu ¿ p\".*\"r,\"\"\"rá i (\",tttque D vaya a 1)' ya que una de las entradas \"r, 0. Solamente á; lr'compuerta viene áe R-, la cual se ha mantenido en cuando CP reapare\"\" 0, ia salida de Ia compuerta 4 puede cambiar; p\"i\"- ámbas n V S se convierten en 1, no permitiendo ningún \"r, \"\"tá\"ce. salida áel\"flip-f1op. Sin embargo hay un tiempo definido, i\"r\"¡i\" en la el cual no puede se-r-cambiado la por if\"-áá\" el tiempo leiort\"ni*ieito, .nlrr¿\" D después áe la aplicación de la transición del flanco positivo propa- ;\"ii áel pulró. El tiempo de sostenimientoes igual al- retardo de gación de la compuerta á, ya que-se debe tener seguridad que R se co¡t- 1, inde- vierta en 0 para poder mantenér la salida de la compuerta4 en pendientemente del valor de D. en 1, si D: l cuando cP:1, entonces cambiaa 0 pero R permanece s en D' mien- lo cual causaque la salida áel flip-flop Q vaya a 1' Un cambio en 1 por la lr\". Cp: 1 no altera S y R porquu la compuerta1 se mantiene señal 0 de S. Cuando CP u\"yu á \"r.o, u-6\". R y S irán a 1 para prevenir que la salida sufra algunoscambios' de En suma,.nutáo-.t pulso del reloj de entradahace una transición flan\"o móvil'positivo, de D se trasfiere a Q' Los cambios en D \"t-u\"to. a Sin cuando CP se -a.,tie'e en un valor estable de 1 no afectarán Q' embargo,r'u tru.,.i.lln del pulso de flanco negativo no.afectarála salida, ;;;; ;;prco Io hará CP:0. Entonces, los flip-flops disparados \",rundo cualquier problema de realimentaciónen los circuitos poi nu\".ol eliminan esclavo' I\"\"u\".r\"iul\"s de la misma manera que lo hace el flip-flop maestro Ei;i\";pr d\" y dasostenimiento deben tenerse en consi- \".t\"bi\"\"imiento deraciónal usar este tipo de flip-flop' t I Cuando se usan diferentes tipos de flip-flops en el- mismo circuito .\"\".r\"*i\"I, se debe estar seguro que todos los flip-flops hacen ción al mismo tiempo es decir, durante el flanco ii\"\" á\"f pulso. Aqriellos flip-flops que se comporten opuestamente ira.rrición de polaridad adobtadá, Ia transi- positivo o el flanco nega- pueden cambiarse fácilmente agregán- doles inversoresen los reloies de óntrada. Un procedimiento a la alterno es ambos pulsos positivos y negativos-(por-medio de un inver- I suministrar ;;;t t luego aplicar' los púlro. posiiivos a los flip-flops fl\".,\"o negativo que se disparan y loi pulsos negativos a los flip-flops que se I dura.,te disparan\"f durante el flanco positivo, o viceversa' .--{r. I E n t r a d a sd i r e c t a s I Los flip-flops disponiblesen cápsulasde cI vienen algunas veces con tradas ^\".p\"\"iul\".-para crónica. Estas entira¿u..\" Ilaman d.epuesta a Ltnodirecta en- puesta a uno o cero del flip-flop de manera asin- (direct preset) y de puestoo ,rro- áirecta (direct clear). Ellas afectan el flip-flon e.n íalor positivo (o \"ugutiuol de la señal de entrada e| sin que sea necesarioel

Entradas Tabla de función t Salidas I BorradoiReloj J K oo' I t XXX 0l I .1.00 I No cambio J0l 01 I tl0 l0 i +ll Conmuta Figura 6-14 Flip-flop JK con entrada di¡ecta de puesta a cero pulso de reloj. Estas entradas son útiles para lrevar todos los flip_flops a su estado inicial antes de empezarsu operación temporizáda.por ejemplo, cuando se suministra potencia por primera vez, ,rr, .i.t\"-a digital el estado.de los flip-flops es indete¡minado. Br i\"L-\"pt\" i''de puestaa cero llevará a todos los.flip-flops a un estado iniciar de-cÁ ¡, er interruptor de-comienzo (start) empezará la operació\" ¿\" t.*por^iiado del sistema. El interruptor de puesta a cero debe \"limpiur\" toái.-iá, nip-rops asin_ crónicamentesin la necesidadde un pulso. Fl símbolo gráfico de un flip-frof,maestro esclavocon puesta a cero directa se muestra en la Figura una entrada de 6-14. La entrada de reloj o cP tiene un círculo debajo del pequeño\"triárwlo páru-'i'ai.ar I que las salidas cambian durante la transicün negativi del pulso. (La ausencia del pequeño círculo indicaría un flip-flop dt;ñ\"d\" h\"r,.o positivo). & La entrada de puesta a cero directa tióne tambiénfr.* para indicar que, normalmente, esta entrada un pequeño cí¡culo debe mantenerseen 1. si { la entrada de puesta a cero se mantiene en 0, cero independientemente de otras entra.das alr priri el flip-flop permanece en I áá' .eto¡. La tabla ¡ \" especificala operaciónder ci¡cuito. Las l.o.,-.o.,aición 9:_1_1:ió. rmporta que indican que un 0 en la entrada directa- de no de puesta a cero in_ I I habilita todas las entradas. Solamente cuando l la entáda de puesta a I cero es 1 tendría efecto la transición negativa drl ,;i;i-\"n las salidas. : Las salidas no cambian si J: X : O. et nipl¡oo cuando J:K:1- Algunos flip-flop. pu\"du' i\"\"\". t\".\"¡ij., un\" \"\";;\";; se complementa I directa de puesta u u.,o la cuai po,i\" lá salida entrada camente. A a;^A lr, 0) asincróni_ l. \"; cuando las entradas sincrénicas directas están presentes flop maestro esclavo,deben en un flip_ al maestroy al esclavopara poder superponerse las otras entradas y a \"rt\". \"ore\"tadas al reloj. Una entrada directa de puesta a cero en el flip-fl op JK -a\"stro esclavo de la Figura 6-10 se conecta a las entradas de las óompuertas1, 4 y g. una entrada de puesta en el flip-flop D de disparo por flanóo d; i\" Fig;^ 1 las a :ero á-rz ,\" conecta entradasde las compuertas2 y 6. 6-4 A N A L I S I SD E L O S C I R C U I T O S S E C U E N C I A L E S EM P OR I Z A D O S T t El -comportamiento los circuitos secuenciares 224 de se determina de las en_ tradas, las salidas y ros estados de los flip-flops. Ambas entracrasv el J

sEc. 6-4 A N A L I S I SD E L O S C I R C U I T O S E C U E N C I A L E S M P O R I Z A D O S TE 225 siguiente estado son una función de las entradas y el presente estado. El análisis de los circuitos secuenciales consiste en obtener una tabla o un diagrama de la secuenciade tiempo de las entradas, salidas y estados internos. Es posible escribir expresiones Boole que describan el com- de portamiento de los circuitos secuenciales.Sin embargo, estas expresiones deben incluir la secuenciade tiempos necesariadirecta o indirecta- mente. Un diagrama lógico se reconocecomo el circuito del circuito secuencial si este incluye flip-flops. Los flip-flops pueden ser de cualquier tipo y el diagrama lógico puede o no incluir compuertascombinacionales. En ósta sección,se introduce primero un ejemplo de circuito secuencialtemporizado y luego se presentan varios métodos para describir el comportamiento de los circuitos secuenciales. Un ejemplo específico usará a lo se largo de la discusión para ilustrar los diferentesmétodos. U n e j e m p l o d e u n c i r c u ¡ t os e c u e n c i a l Un ejemplo de un circuito secuencialtemporizadose muestra en la Figu- ra 6-1S.Tiene una variable de entrada, una variable de salida y dos flip- flops temporizadosRS llamados A y B. Las co4exionesrealimentadasde las salidas de los flip-flops a las entradas de las compuertasno se muestran en el dibujo para facilitar el trazado del mismo. En vez de ello, se reconocenlas conexiones por su letra marcada en cada entrada. Por ejemplo, la entrada marcada ¡' en la compuerta1 designauna entrada del complemento de ¡. La segundamarcada A designauna conexión a la salida normal del flip-flop A. Se asume que hay disparo por flanco negativo en ambos flip-flops y en la fuente que produce la entrada externa ¡. Por tanto, las señalespara .r l-' t----) I r' B'-_-.1-/ B Figura 6-15 Ejemplo de un circuito secuencialtemporizado l L

226 LoGIcA SECUENCIAL CAP. 6 un estado presente dado .es.tándisponibles durante el tiempo en que se determina un pulso de reloj y el siguiente, en cuyo momento el circuito pasa al siguienteestado. Tabla de estado La secuenciade tiempo de las entradas,salidas y estadosde los flip-flops pueden enumerarseen una tabla de Lá ta¡ta Je estado puru ut \"rtodo.* circuito de-la Figura 6-15 se muestra en la Tabla 6-1. Ella consiste en tres seccionesllamadas estudo presente, estado siguiente y ,oluo. El estado pre-sente desigrralos estadosde los flip-flops antes de iu o\"r..run.ia de pulso un .de reloj. El estado siguiente muestra ros estados de los flip-flops despuésde .la aplicación del purso de reloj y la secciái-de salida lista los valores de las variables de sálida durante él presenteestado. Las secciones de estado siguiente y de sarida tienen dos columnur, ,rnu para r : 0 y Ia otra para r: 1. Tabla 6-1 Tabla de estado para el circuito de la Fizura 6_15 Estadosiguiente Salida Estadopresente x:0 x:l x:0 x: I AB AB AB 00 00 0l 0 0 0l ll 0l 0 0 l0 l0 00 0 I ll l0 lt 0 0 La deducción de la tabla de estado comienza a partir de un estado inicial asumido. El estado inicial de la mayoría de lás circuitos secuen_ ciales prácticos se define como el estado .ori .\".o. .o toJá. los nrp-flops. Algunos circuitos secuenciales tienen un estado inicial diferente i, nos no.tielen ninguno-. .En cada caso, el análisis puede comenzara partir \"rg,;- de-cualquier estado arbitrario. En este ejemplo, ,\" derivando la tabla de estadocomenzando con el estadoiniciai OO. \"o*i\"\"ra . cuando el presenteestadoes 00, A : 0 y B: 0. Del diagrama lógico, se gllT\"u que con los flip-flops e_ngero j r : 0, ninguna de las .o.rrirr\"rtu, AND produce una s_eñal rógica 1. por tánto, ei ,igu\"i-\"ie u*t\"¿o p\"ñ;;\"¿; sin cambiar. con AB: 00 y ¡ : 1, la compuerta2 produce una señal rógica1 en la entrada S del jlip-lop B^V t\".compuerta 3 produceuna señal lógica 1 en la entrada R del flln-flor. cuando un pulso au'r.toj áirp\"lu lo. flip-\"flops, { se pone a cero y B se pone a uno, pioduciendo a .iñii\"\"t\" estado 01. Esta información se lista en la primera'fila de la tabla aá u.tuao. *Los libros de teoría de los circuitos de conmutación llaman slcidn Ellos reservan el nombre tabla de estado a una tabla a esta tabla tabla de tran- con estados internos representa- I dos por símbolos arbit¡arios.

SEc.6.4 ANALISIS LOS DE CIRCUITOS 227 TEMPORIZADOS SECUENCIALES De manera similar, se puede deducir el siguiente estado comenzando a partir de los otros tres estados presentesposibles. En general, el siguiente estadoes una función de las entradas,el estadopresentey el tipo áe flip-flop usado. Con flip-flops RS por ejemplo,se debe recordarque un 1 en la entrada s pone en 1 el flip-flop y un 1 en la entrada R lo pone a cero independientemente del estado anterior. Un 0 en ambas entradas S y fi deja el flip-flop sin cambio, mientras que un 1 en ambas entradas s y R demostraríaun diseño malo y una tabla de estadoindeterminada. Las entradas para Ia sección de salida son más fáciles de deducir. En este ejemplo,la salida y es igual a 1 solamente cuandox:1, A:I y B: 0. Poi tanto, las columnas de salida se marcan con 0, exceptocuando el estado presentees 10 y la entrada r: 1, para la cual y se marca con un 1. La tabla de estado de cualquier circuito secuencialse obtiene por el mismo procedimientousado en el ejemplo. En general,un circuito secuencial con m flip-flops y n variables de entrada tendrá 2- filas, una para I cada estado. Lut tócciotte. del siguiente estado y de salida tendrán cada una 2\" columnas,una para cada combinaciónde entrada. I Las salidas externas para un circuito secuencial pueden venir de compuertas lógicas o eleméntos de memoria. La sección de salida en el estaáo estable es necesariasolamente si hay tres salidas de las compuertas lógicas. Cualquier salida externa tomada directamente de un flip- flop se lista en la columna de presenteestado de la tabla de estado. Por tanto la sección de salida de la tabla de eslado puede ser excluida si no hay salidas externasde las compuertaslógicas. D i a g r a m ad e e s t a d o La información disponible en la tabla de estado puede representarsegrá- ficamente en un diagrama de estado. En este diagrama se representaun estado por un círculo y la transición entre estadosse indica por líneas dirigidas que conectan los círculos. El diagrama de estado del circuito seculencial la Figura 6-15 se muestra en la Figura 6-16. El número bi- de nario dentro de cada circuito identifica el estado representadopor el 00 r/1 t/0 -\\ ol l0 o/o 0/0 ll /0 Figura 6-16 Diagrama de estado para el circuito de la Figura 6-15

228 LOGTCA SECUENCIAL CAP. 6 circulo. Las líneas dirigidas se marcan con dos números binarios separa_ dos por /. El valor de entrada que causa la transición de estado se marca primero; el número en seguida del símbrl\" ,, á\" á-i Jato, de la salida durante el presente estado. por ejempro, la línea ¿irigi¿\" del estado 00 a 01 marcada r,/0, significa que el óircüito secuencial .r1¿1n el estado pre_ sente 00 mientras que.r 1.y y:0 y que al finalizar el-siguientep\"f.á a. - reloi, el circuito va al siguiénie estádo 01. una línea dirigida que conecta un círculo a sí mismo, indica que no hay cambio ;; ;J;á\". oi ¿iágr\"-\" de estado suministra la mismá informaóión que la ta¡la ¿e estado y se obtiene di¡ectamentede la Tabla 6_1. No hay diferencia entre una tabla de estado y un diagrama de estado excepto en la fo¡ma de la presentación. La tabla á. es más fácil de deducir a partir de un diágrama de lógica \"rt\"á. J;á; ; J Jüsr\"-, de estado se desprende directamente de la tabra \"d\" E-i ;;gr\"-a -y de estado {3 \"\"1. vista pictórica de las transiciones de estado está en una forma \";;\";;.' disponible para interpretación binaria de la operación del circuito. El diagrama de estado s\" usa -\"r,rráo como la especificación de diseño \" inicial de un circuito secuencial. Ecuaciones e estado d una ecuación de estado (también conocida como una ecuación de aprica_ ción) .e.s.ula expresión algebraica que especificalas condicionespara Ia transición de estado de.un flip-flop. bt lu¿o i\"q\"Lrd\" i\"\"l;;;\"\"\"i0í{;.1 ta el estado siguiente d€l flii-flop y el lado a\".\"\"rro-\"\"á que especifica las condiciones del presente tr.ci¿n de Boole estado que hacen el siguiente estado igual a 1. una ecuación de estado .i-ilu.'\"; f;^\" a una ecua_ ción característica, un de \", _flip-flop,excepto que especificalas condiciones del siguiente estado en té¡minor a\" ta. variables'de enirada externas y otros valo¡es de los flip-flops. La ecuación de estados.áLriu\" directamente de la tabla de estadó..por_ejemplo,la e^cuación_de estadoil\"lJh'i3:ii;; A se-deriva por inspecciónde la'Ta'bla 6-1. De f\"\" .i'oi\"\"ies columnas de estado,se nota que el flip-flop A va al estado - cuatri d \" ; . o r e s a r s e t E s ; ; - ; ; \"uáces:cuando ¡:0 v A B : 0 1 ó 1 0ú 1 1 'o . 1 y \" a ! r : 1 v AB.:11 braicamenteen la ecuaciónde estadáde la siguie.rt\"-.rr\"rráru, alge- A(t + l): (A,B + AB, t AB)x, * ABx El lado derechode la ecuaciónde estadoes una función de Boole para un estadopresente. cuando esta función es ig'al a 1, ü ocurrencia de ros pulsos-de reloj causa que el flip-flop A tóngu lisui\";\" estado de 1. cuando una tunción \"r a 0, el iutso de?újüi;;;;'queA siguiente estado de,0. \"*-iry\"I izquierdo de la ..\";;ió;;;ntifica tenga el Fr-lado flops por un símbolo de letra r\"guido de una los flip_ il.ig\";;ió\" en función de tiempo (t + 1), para enfatizar que\"este valor ,\", ,t\"in\"áao por el flip_flop, un pulso posterior de la secuencia. La ecuación de estado es una función de Boole con un tiempo incluido' Es aplicable solamente en ros circuitos .\"\"r,,\"rr.i\"i\"s I áe reloi, ya que A(t + t) se define para que cambie de valor ü ¿\"1 pulso de reloj en instantes discretosde tiempo. \"\"; \";;;;.,ii\"

0 I A1l l - it A ( t - l ) : B x ' + ( B * x ' )A B(t-l)-A'x-(A'!x)B (a) - B x ' - : -( B ' x ) ' A (b) : A t xi (Ax')'B Figura 6-17 Ecuacionesde estado para los flip-flops A y B La ecuación de estado de un flip-flop A se simplifica por medio de un mapa como se muestra en la Figura 6-17(a). Con algrrna manipulación algebraica,la función puede expresarse la siguiente forma: de A(t + l): Bx' + (B'x)'A Si se deja que Br': S y B'x: R, se obtienela siguienterelación: A(t + l): , S+ R ' A la cual es una ecuación característicade un flip-flop RS IFigura 6-4(d)]. Esta relación entre Ia ecuación de estado y las ecuaciones características del flip-flop puede justificarse por inspección del diagrama lógico de la Figura 6-1b. En esté se ve que la entrada S del qip-flop A es igual a la función de Boole Bx'y la entrada ft es igual a B'x. Sustituyendo estas funciones en la ecuación característica del flip-flop' dará como resultado la ecuaciónde estado para este circuito secuencial. La ecuaciónde estadopara un flip-flop en un circuito secuencialpue- de deducirse de una tabla de estado o de un diagrama lógico. La deduc- ción de una tabla de estado consiste en obtener Ia función de Boole es- pecificando Ias condicionesque hacen el siguiente estado del flip-flop un t. l-u deducción a partir de un diagrama lógico consiste en obtener las funcionesde las entiadas del flip-flop y sustituirlas en Ia ecuación carac- terística de la misma. La derivación de la ecuación de estado del flip-flop B a partir de una tabla de verdad se muestra en el mapa de la Figura 6-17(b).Los l marcados en el mapa son las entradas presentes las combinaciones entrada y de que causanque el fiip-flop vaya al siguienteestadode 1. Estas condiciones se obtienen directamente de la Tabla 6-1. La forma simplificada que se obtiene en el mapa se manipula algebraicamente la ecuación de estado y que se obtiene es: B(r+t):A'x+(Ax')'B fl :Fi :t¡ j La ecuación de estado puede derivarse directamente a partir del '¡Il diagrama lógico. De la Figura 6-15 se observaque la señal para Ia entrada if S a\"etnip-¡óp B se generapor Ia función A'x y la señal para la entrada R 229

23O LOGICASECUENCIAL CAP. 6 por la función A¡'. SustituyendoS:A'¡ y R:Ax' en la ecuacióncarac- terística del flip-flop RS dada por: B(/+l):,S+R'.8 se obtiene la ecuación de estado derivada anteriormente. Las ecuaciones de estado de todos los flip-flops, conjuntamente con las funciones de salida, especifican totalmente un circuito secuencial. Ellas representan,algebraicamente, misma información que representa la una tabla de estado en forma tabular y un diagrama de estado representa una forma gráfrca. F u n c i o n e sd e e n t r a d a d e u n f l i p - f l o p El diagrama lógico de un circuito secuencialconsisteen elementosde memoria y compuertas. La clase de flip-flops y la tabla característicaes- pecifican las propiedades lógicas de los elementosde memoria. Las inter- conexionesentre las compuertas forman un circuito combinacional y se pueden expresar algebraicamentecon funciones de Boole. Así, un conocimiento del tipo de flip-flops y una lista de las funciones de Boole del circuito combinacional darán toda la información necesariapara dibujar el diagrama lógico de un circuito secuencial.La parte del circuito combinacional que genera las salidas externas se describealgebraicamente por las funciones de salidq del circuito. La parte del circuito que genera las entradas de Ios flip-flops se describealgebraicamente por un conjunto de funciones de Boole llamadas funciones de entrada del flíp-flop o algunas vecesecuociones entrada. de Se adoptará la convención de usar dos letras para designar una variable de entrada de un flip-flop: la primera designa el nombre de las entradas y la segundael nombre del flip-flop. Como un ejemplo, considé- rese las siguientesfunciones de entrada de un flip-flop: JA:BC'x*B'Cx' KA:B+y JA y KA designan las variables de Boole. La primera letra en cada una denota la entrada J y K respectivamentedel flip-flop JK. La segunda letra A es el símbolonombre del flip-flop. El lado derechode cada ecuación es una función de Boole para la córrespondiente variable de entrada del flip-flop. La configuraciónde las dos funciones de entrada se muestra en el diagrama lógico de la Figura 6-18. El flip-flop JI( tiene un símbolo de salida A y dos entradas marcadasJ y K.EI circuito combinacionaldibu- jado en el diagrama es la configrración de una expresiónalgebraicadada por las funciones de entrada. Las salidas del circuito combinacional se designan por JA y KA en las funciones de salida y van a las entradas J y K del flip-flop A. De este ejemplo, se observaque la función de entrada del flip-flop es una expresión algebraicapara un circuito combinacional.La designación de dos letras es el nombre de una variable para una salida de un circuito combinacional. Esta salída se conecta siempre a la entrado (designada por la primera letra) del flip-flop (designadopor la segundaletra).

Hil ü J B C' Figura 6-18 Configuración de las funciones de entrada de un flip-flop JA: BC'x, B'Cx' y KA: B ¡Y * El circuito secuencialde la Figura 6-15 tiene una entrada r, una entrada y y dos flip-flops RS denotadórpo. A y B.El diagrama lógico-pu_ede ..i-..pó.\"do aüebráicamente con cuatro funciones de entrada del flip- flop y una función de salida del circuito como sigue: SA: Bx' RA: B'x SB: A'x RB: Ax' l: AB'x Este conjunto de funciones de Boole expecifica totalm^enteel diagrama las r¿gico. Las variables sA y RA especificanel flip-flop RS llamado A; SB y RB especifican un segundo flip-flop_RS denotado por B' La \"\"?i\"¡f\". y denota la salida. Las expresiones Boole para las variables ,\"ri\"¡r\" de parte del circuito combinacionaldel circuito secuencial. Las funcionesde entrada del flip-flop constituyen una forma algebrai- \".p\".in.á\" secuen- ca convenientepara especificarun diagrama lógico de un circuito cial. Ellas impúcan el tipo de flip-flop a partir de la primera letra de la variable de entrada y especificancompletamdnteel circuito combinacio- en ,r\"i qrr\" maneja et tilp-ftop. El tiempo no se incluye explícitamente estas ecuacionespero éstá comprendidb a partir de la o-peración del pulso un de reloj. Es conveniente algunas veces especificar a.lgebraicamente cucuito secuencial con funci*ones de salida del circuito y funciones de entrada del flip-flop en vez de dibujar el diagrama lógico' 6.5 R E D U C C I O N E E S T A D O SY A S I G N A C I O N X D comienza de un diagrama de cir- El análisis de los circuitos secuenciales cuito y culminan en una tabla de estadoo diagrama. El diseño de un circuito secuencialpaite de una serie de especificaciones culmina en un y + áiug*^\" Iógico.Los procedimientosde diseño se presentan comenzando F por la Seccién 6-?. Esia sección incluye ciertas propiedades los circui- de io. ,\".,t\"rr.iales que pueden ser usados para reducir el número de com- ii puertas y flip-flops durante el diseño. ;! .ll *Esta sección se puede omitir sin perder continuidad' :{ i¡i 231 ,1 ;¡ !¿ rf, *i ü H 1. -¡l

Reducción de estado Cualquier procedimiento de diseño debe considerar el problema de mini- mízar el costo del circuito final. Las dos reducciones de costo más obvias son las reducciones en el número de flip-flops y el número de compuertas. Debido a que estos dos ítems son los más obvios, se han estudiado e investigado extensamente. De hecho, una gran porción del objetivo de la teoría de conmutación trata la manera de buscar algoritmos para minimizar el número de flip-flops y compuertas en los circuitos secuenciales. La reducción del número de flip-flops en un circuito secuencial se conoce como lo reducción de estado del problema. Los algoritmos de re- ducción de estado tratan con los procedimientos para reducir el número de estados en la tabla de estado mientras mantiene los requerimientos de entrada-salida externos sin cambio. Como m flip-flops producen 2^ estados, una reducción en el número de estados podría (o no podría) resultar en una reducción en el número de flip-flops. Un efecto impredecible en la reducción del número de flip-flops es que algunas veces el circuito equivalente (con menos flip-flops) podría requerir más compuertas combinacionales. Se demostrará la necesidad de reducción de estado con un ejemplo. Se comienza con un circuito secuencial cuya especificación se da en el rliagrama de estado de Ia Figura 6-19. En este ejemplo, solamente las secuencias de entrada-salida son importantes; los estados internos se usan solamente para suministrar las secuencias requeridas. Por esta razón, los estados marcados dentro de los círculos se denotan por símbolos de Ietras en vez de sus valores binarios. Esto es en contraste a un contador binario, donde la secuencia de valores binarios de los estados en sí mismos se toman como salidas. Hay un número infinito de secuencias de entrada que puede ser aplicado al circuito; cada uno dará como resultado una secuencia única de salida. Como ejemplo, considérese la secuencia de entrada 01010110100 empezando por el estado inicial o. Cada entrada de 0 ó 1 produce una sa- Figura 6-19 Diagramade estado 232 ¡

sEc. 6-5 REDUCCION E ESTADOS ASIGNACION 233 O Y lida de 0 ó 1 y causa que el circuito vaya al siguienteestado.De este diagrama de estado, se obtiene la salida y secuencia de estado para una secuenciadada de entrada como sigue: con el circuito en el estado inicial o, una entrada de 0 produce una salida de 0 y el circuito permanece el en estadoo. Con el estadopresenteo y una entrada de 1, la salida es 0 y el siguiente estado,es b. Con el estado presente b y una entrada de 0, la salida es 0 y el siguiente estado es c. Continuando este proceso, encon- se trará que la secuencia completa es como sigue: estadoaabcdeJÍCfga entrada0l0l0ll0l00 salida 0 0'0 0 0 I I 0 I 0 0 En cada columna, se tiene el estado presente,el valor de Ia entrada y el valor de la salida. El siguiente estado se escribe encima de la siguiente columna. Es importante tener en cuenta que en este circuito los estados en sí mismos son de importancia secundariaporque el interés primordial son las secuencias salida causadaspor las secuencias entrada. de de Asúmase ahora que se tiene un circuito secuencial cuyo diagrama de estado tiene menos de siete estadosy se deseacompararlo con el circuito cuyo diagrama de estado se da en la Figura 6-19. Si se aplican secuencias de entrada directas a los dos circuitos y ocurren salidas idén- ticas para todas las secuenciasde entrada, entoncesse dice que los dos circuitos son equivalentes (en lo que se refiere a la entrada-salida)y se pueden remplazar entre sí. El problema de Ia reducción de estado es encontrar maneras de reducir el número de estadosen un circuito secuencial sin alterar las relacionesde entrada-salida. Se procederáa reducir el número de estadosde este ejemplo. Primero, se necesita una tabla de estado; es más convenienteaplicar los procedimientos para la reducción de estadosaquí que en los diagramasde estado. La tabla de estadodel circuito se lista en la Tabla 6-2 y se obtiene directamente del diagrama de estado de la Figura 6-19. Tabla 6-2 Tabla de estado Estado siguiente Salida Estadopresente x:0 x:l ¡:0 x:l a a b 0 0 b c d 0 0 c a d 0 0 d e f 0 e a f 0 f c Í 0 o a f 0

234 LoGIcA SECUENCIAL CAP. 6 Un algoritmo para la reducción de estado de una tabla de estado especificada completamente se da aquí sin prueba alguna: \"Se dice que dos estados son equivalentes si, por cada miembro del conjunto de entradas, ellos dan exactamente la misma salida y envían al circuito al mismo estado o a un estado equivalente. cuando dos estados son equivalentes, uno de ellos puede quitarse sin alterar las relaciones de entrada-salida\". se aplicará este algoritmo a Ia Tabla 6-2. observando la tabla de verdad, se escogen los estados presentes que van al estado siguiente y que tienen Ia misma salida para ambas combinaciones de entrada. Los estados g y e son dos de tales estados; ellos van a los estados a y f y tienen las sa- Iidas de 0 y l para ¡:0 y r:l respectivamente.Por tanto, los estados g y e son equivalentes y se puede eliminar uno. El procedimiento para quitar un estado y de remplazarlo por un equivalente se demuestra en Ia Tabla 6-3. La fila con el estado presente g se tacha y el estado g se remplaza por el estado e cad.a vez que apatezca en las siguientes columnas de estado. Tabla 6-3 Reduciendo la tabla de estado Estadosiguiente Salida Estadopresente x:0 x:l x:0 x:l a a b 0 b c d 0 c a d 0 d e fd I e a ld I Í te f I g a f I El estado presente/ tiene ahora las entradas siguientes e y f y las salidas 0 y 1 para ¡:0 y r: 1 respectivamente. Los mismos estadossi- guientes y las salidas aparecenen la fila con el estado presente d. por tanto, Ias entradas f y d son equivalentes,el estado / puede quitarse y remplazarsepor d. La tabla reducida final se muestra en la Tabla 6-4. El diagrama de estado para la tabla reducida consiste en solamente cinco estadosy se muestra en la Figura 6-20. Este diagrama de estado satisface las especializaciones originadas de entrada-saliday producirá la secuencia de salida requeridapara una secuenciadada de entrada. La siguiente lista deducida del diagrama de estadode la Figura 6-20es para la secuencia de entrada usada previamente.Se nota que resulta la misma secuencia de salida aunque Ia secuenciade estadoes diferente: estado a a b c d e d d e d e entrada 0 I 0 I 0 I I 0 I 0 0 salida 0 0 0 0 0 I I 0 I 0 0

sEc. 6-5 REDUCCION E ESTADOS ASIGNACION D Y 235 T iü De hecho, esta secuencia es exactamente la misma que se obtuvo de la Figura 6-19, si se remplaza e por g y d por f . Tabla 6-4 Tabla de estado reducida H Estado siguiente Salida Estado presente x:0 x:l x:0 x:1 a a b 0 0 b d 0 0 0 d 0 0 d e d 0 I e d 0 I Figura 6-2O Diagrama estado de ¡educido De cualquier forma, la reducción de siete a cinco estadosno reduceel nú- mero de flip-flops. En general, la reducción del número de estados de una tabla de estado se espera que resulte en un circuito con menos equipo. Sin embargo,el hecho de que una tabla de estado haya sido reducida a menos estados no garantiza un ahorro en el número de flip-flops o el nú- mero de compuertas. Vale la pena notar que la reducción en el número de estadosde un circuito secuencial es posible si se interesa solamente en las relaciones externas de entrada-salida. Cuando las salidas externas se toman directamente de los flip-flops, las salidas deben ser independientes del número de estados de que se apliquen los algoritmos de reducción de estados. El circuito secuencialde este ejemplo fue reducido de siete a cinco estados. En cada caso, la representación de los estados con componentes r ilt F] E1 fisicos requieren que se usen tres flip-flops, porque m flip-flops pueden $l FI representar hasta 2- estados diferentes. Con tres flip-flops, se pueden ht formular hasta seis estados binarios denotados por los números binarios 000 hasta 111,con cada bit designando estadode un flip-flop. Si la tabla el de estado de la Tabla 6-2 se usa, se deben asignar valores binarios a los F siete estados: el estado restante no se usa. Si se usa la tabla de estado H t

236 L o G I c AS E C U E N C I A L CAP. 6 de la Tabla 6-4, solamente cinco estadosnecesitan asignación binaria y quedarían tres estados sin usar. Los estados sin usar se tratan como condicionesde no importa durante el diseño del circuito. Como las combinacionesde no importa por lo general ayudan a obtener una función de Boole más simple, de manera parecida el circuito con cinco estadosnece- sitará menos compuertas combinacionalesque aquella con siete estados. De cualquier forma, la reducción de siete a cinco estadosno reduce el nú- mero de flip-flops. En general, la reducción del número de estadosde una tabla de estado se esperaque resulte en un circuito con menos equipo. sin embargo, el hecho de que una tabla de estado haya sido reducidá a menos estados no garantiza un ahorro en el número de flip-flops o el número de compuertas. Asignación de estado El costo de Ia parte de circuito combinacionalde un circuito secuencial puede reducirse usando los métodos de simplificación conocidos para los circuitos combinacionales. sin embargo,hay otro factor, conocidocomo el problema de asignaciónde estado,que entra en juego para la minimización de las compuertascombinacionales. Los procedimientosde asignaciónde estado tienen que ver con los métodos pára la asignación de valores binarios o estados de tal forma que se reduce el costo de los circuitos com- ¡ binacionales que accionan los flip-flops. Esto es particularmente útil cuando se obse¡va un circuito secuenciala partir dé sus terminales externos de entrada-salida. Tal circuito puede seguir una secuencia de estados internos, pero los valores binarios de los estados individuales podrían no tener ninguna consecuencia todo el tiempo en que el circuito produzca la secuencia seguida de salidas pat\" u.rá secuencia dada de entradas. Esto no se aplica a los circuitos cuyas salidas externas se toman directamente de los flip-flops con secuenciasbinarias totalmente especificadas. Las alternativas de asignación de estado binario disponiblespueden ser demost¡adas conjuntamente con el circuito secuencial especifrcado en la Tabla 6-4. Recuérdeseque, en este ejemplo, los valores binarios de los estados son inmateriales durante el tiempo en que su secuencia mantenga las relaciones de entrada-salida adecuadas.Por esta razón, cualquier asignación de número binario es satisfactoria siempre que a cada estado se le asigrre un número. Tres ejemplos de asignacionés binarias posibles se muestran en la Tabla 6-b para los cinco estados de la tabla reducida. La asignación 1 es una asignación binaria directa para la secuencia de estados desde a hasta e. Las otras dos asignacionesse escogen arbitrariamente. De hecho, hgy 140 asignaciones dife.etrter para este circuito (11). La Tabla 6-6 es la tabla de estado reducida con la asignación binaria 1 sustituida por las letras de los cinco estados.* Es obvio que una asig- nación binaria diferente resultará en una tabla de estado con valorJs binarios diferentes para los estados, mientras que las seleccionesde entrada-salida permanecen iguales. La forma binaria de la tabla de estado se usa para deducir la parte del circuito combinacional del circuito se- *Una tabla de estado con asignación binaria se llama algunas veces tabla de trarwición.

Tabla 6-6 binarias de estado posibles Tres asignaciones Estado Asignación t Asignación2 Asigrración3 a 001 000 000 b 010 010 100 0ll 0ll 010 d 100 l0t l0l e l0l lll 0ll Tabla 6-6 Tabla de estado reducido con asignación bina¡ia 1 Estado siguiente Salida Estado presente x:0 x:l x:0 x:l 001 001 010 0 0 0r0 0ll 100 0 0 0ll 001 100 0 0 100 l0l 100 0 I l0l 001 100 0 I cuencial. La complejidad del circuito combinacional obtenido, depende de la asignacióndel estadobinario escogido. diseño del circuito secuen- El cial preséntadoen esta sección se completa en el Ejemplo 6-1 de la Sec- ción 6-7. Varios procedimientosse han sugerido para llevar a una asignación binaria particular entre las muchas disponibles. El criterio más común es que lá asignaciónescogidadebe resultar en un circuito combinacional simple para las entradas del flip-flop. Sin embargo, hasta el momento, no hay- procedimientos de asignación de estado que garantice-nun costo mí- nimo de un circuito combinacional.La asignaciónde estadoes uno de los problemas desafiantes de la teoría de conmutación. El lector interesado puede encontrar mucha literatura completa y creciente de este tópico. Las técnicas para tratar con el problema de asignaciónde estadose salen del objetivo de este libro. 6-6 TABLAS DE EXCITACION E LOS FLIP-FLOPS D Las tablas características para varios flip-flops fueron presentadas en la sección 6-2. una tabla caracteústica define la propiedad lógica del flip- t flop y caracteriza completamente su operación. Los flip-flops de circ-uito integiado se definen algunas veces por una tabla caracteústica tabulada de manera diferente. Esta segunda forma de las tablas caracteústicas para los flip-flops RS, JK, D y T se muestran en la Tabla 6-7. Ellas repre- ientan la misma información que las tablas característicasde las Figu- ras 6-4(c) hasta 6-7(c). La Tabla 6-7(c) define el estado de cada flip-flop como función de sus entradas y su estado previo. Q(t) se refiere al presenteestadoV Q(¿* 1) 237 I L-

Tabla 6-7 Tablas característicasdel flip-flop QQ+I) QU) 0 I @) JK l (c) D (d) 7\" al estado siguientedespuésde la ocurrenciade un pulso de reloj. La tabla i característicadel flip-flop RS muestra que el siguiente estadoLs igual al I presenteestadocuando las entradasS y R son ambas0. Cuando la entrada -E es igual a 1, el siguiente pulso de reloj pone a cero el flip-flop. cuando la entrada s es igual I \"l siguiente puljo-de reloj pone a t et rtip-nop. La I interrogación para el \"siguiente estado cuando ambos s y ft seán iguales a 1 designa simultáneamenteun estado siguiente indeterminado. _ !a tabla del flip-flop JK es la misnia que la del RS cuandá se rernplaza J y K por s y ,B respectivamente, exceptoen el casoindeterminado.iuan- do J y K son ambos igualesa 1, el estadosiguientees igual al complemento del presente estado, decir, Q(r+ 1): e'ú1. nt siguienteestadodel flip- es flop -D es completamente dependiente de la entrada-D e independiente dLI estado presente.El siguiente estado del flip-flop ? es el mismo que el estado presentesi ?:0 y complernentando f : f .si La tabla característicaes útil para el análisis y la definición de la operación del flip-flop. Esta especificael estado siguiente cuando las entradas y el estado presente se conocen.Durante p.o.\"ro de diseño se \"l conocepor lo general la transición del presente estado al siguiente y se desea encontrar las condiciones de entiada del flip-flop qu; lu transición requerida. Por esta razón, se necesita .rtrá ta-blu- \"u.r.\"., las que liste entradas necesarias para un cambio de estadodado. Tal lista se llama una tabla de excitación. ^ _La Tabla 6-8 presentalas tablas de excitación de los cuatro flip-flops. cada tabla consiste dos columnas,e{r¡ t eG+ 1), y una columnapára en cada entrada para mostrar cómo se logra la transíción requerida. Hay cuatro transiciones posibles del presente estado al siguiente. Las condi- -cuatro ciones de entrada requeridas para cada una de las transiciones se derivan de la información disponible en la tabla característica. El símbolo X en las tablas representala condición de no importa, es decir, no importa que la entrada sea 1 ó 0. 238

Tabla 6-8 Tablas de excitación de los flip-flops QQ) QQ+I) QQ) QQ+I) 0 0 0 I 0 I 0 I 0 I I I (a) RS O) /,K QQ) QQ+I) QG) QQ+I) 0 0 0 0 0 0 I 0 I I 0 I 0 I 0 I I 0 I I I 0 I I (c) D (d) r Flip-flop FS en la Tabla 6-8(a)' La La tabla de excitación del flip-flop RS se muestra primera fila muestr\" nip-noP estado 0 en el tiempo Ú' Se desea \"l \"l Ia tabla ca- á;j;;i;\"; el estado o-áu\"Ñ¿, de^la ocurrencia del pulso. De \"f racterística, se encuent.a que si S y X son ambos 0, el flip-flop no cam- biará estado. Por t\";;;;;;úas entradas S v x rtebenser 0' Sin embargo' ;;t;;;il rl se hace'ñ ,r,t I ocurre el pulso' vq qYe resulta dejan- ;; ;i-hi;-flop en el estado 0. Así, R puede ser 1 ó 0 v 9l flip-flop permane- \"\"uttdo de R se marca ;;J;^eI estadoo en ¿*1. por tanto, la entrada debajo por la condiciónX de no imPorta'- Si el flip-flop en ei estado0 y se deseaque vaya al estado 1' en- \".la la única forma torr\"J. u pur?i, ¿L tá iatta característica, se encueltra. o^g.e á;ú;;.; Qtr+1) igual a 1 e s h a c e rs : 1 y R : 0 . s i e l f l i p - f l o pv a a t e n e r : u.r. trur,rüiór, d\"t 1 al estado0 se debe tener S: 0 y R 1' \".luao ;; La última .\"\"á;;ió\" ;;;dt ocurrir en un flip-flop es estar en el e s t a d o l y p e r m a n e c e r e n e s e m i s m o e s t a d o . C i e r t a m e n t e R d e b0 ó e r 0 e s 1' S.debe ser ya que no se requl\"t\"-p\"\"\"t a 0 el flip-flop' Sin embargo Si es 0, el flip_flop no cambia y permanecé el en estado1; si es 1 se llevará elflip.flopalestadolcomo.\"d\".\"u.Así,sselistacomounacondición de no importa. E l f l i P - f l o PJ K en la Tabla 6-8(b)' La tabla de excitación para el flip-flop JK se muestra Cuando ambos estado presente y estado siguiente t91\"..0' la entrada J debepermar,\"\"\", .rJól i\" K puedesór 0 ó 1. Similarmente cuando \"\"t*aá 239

2& LOGICASECUENCIAL CAP. 6 el.estado presentey siguiente sean l, la entrada K debe permaneceren 0 mientras que la entrada _J luede ser 0 ó r. si.l-irip-ñáp ,,rua tener una transición del estado O^areitado r, J debe s* i*\"i'I r l\" Jpone a I el flip-flop. Sin embargo, entrada.ipr\"J\"-.ár o,r. la entr¿.¡la la la condiciónJ: l pone a uno et fiip_nopcomo 0 ó 1. si K:0, se requiere; K: ly J:1, si el flip-flop se complementa y va ¿ót estado 0 al esta-Jo-i-to.,'o se requiere. De esta manera la entrada K se marca con una condición de no importa para la transición de 0 a 1. para una transición del estado 1 al estado0, se debetener K:1ya que la entradaf pr\"\" o;iñ;;:h\"p. pero, la en_ trada J puedeser 0 ó 1, comoJ:0 no tiene efecto,y \" J:l conjuntamente :oT r(: 1 complementael flip-flop con una transición resultante del es_ tado 1 al estado 0. La tabla de excitació.nder flip-flop JK ilustra la ventaja de usar este tipo al diseñar los circuitos secul.,ciar\".. ni r,\"\"h; á;;\"\" tiene tantas condicionesde no importa- indica que los circuitos comb]nacionales para las funciones de entráda deben ser^más simples debido a que las funcio_ nes de no importa simplifican usualmentela iunción. Flip-flopD La tabla de excitación para u.n fli!-flop tipo D se muestra en ra Tabla 6-8(c). De la tabla. característica,f\"ú¡i O_Z(c), * ;;;\"qre el siguiente estado es siempre igual a la entrada D i;á¿p;\"ai\"nl\"'a\"r estado pre_ s e n t e .P o r t a n t o , D d e b e . s e 0 s i r e { r a 1 ) - \" i e n e t u ; ; ; ; - ó , \"' y 1 s i e ( ¿ + t ) t tiene que ser l, independientemente valor del de Oirll-- Flip-ftopf La tabla de excitació\" p1rq el flip_flop ? se muestra en la Tabla 6_g(d). De la tabla característica,-Tabra o-?(d),-seencuentra que cuando la entrada T:1 el estadodel flip-flop-.\" cuando T:0 er estadodel flip-flop permanece sin cambiar.\"o-pl\"-enta,cuando poi tanto el estado del flip-flop debe_permanecer igual, el requerimiento es que T:0. cuando -' el estado del flip-flop debe cómpiu-\"\"tái.\", i á\"¡\" .\". iguui u 1\".' Otros flip-flops El procedimiento de diseño que se va a describir en este capítulo puede ser usado con cuarquier flip-flop. Es necesarioque .\" la tabla característica del flip--flop, de la cual es posible -La \"orror.\" desarrollar una nueva tabla de excitación. iabla a\" se ;;;;;es para deter_ minar las tuncionesde ent¡ada der\"*\"it\"\"ión nip-¡oo, ;;\" \".\" ;;;;ü;; en la sisrien- te sección. 6-7 PROCEDIMIENTDE DISEÑO O El diseño de un circuito secuenciartemporizado comienza a partir de un -lógico conjunto de especific-rciones curmina en un y diug.u;á o una lista de funciones de Boole de las cuares se puede obt\"u.re.et a'iagrama lógico.

qq ,H :fi SEC. 6-7 P R O C E D I M I E N TO E D I S E Ñ O O 241 ;i: -i i; En contraste con el circuito combinacional,el cual está especificado com- ii pletamente por una tabla de verdad, un circuito secuencialrequiere una :] iabla de veriad para su especificación.El primer paso en el diseño de los j circuitos .e\".tettóialeses obtener una tabla de estado o una representa- I .i¿r, tal como un diagrama de estado o ecuacionesde estado' \"qrri.rulentesecuencialsincrónico se hace de flip-flops y compuertas Un circuito combinacionales. diseño del circuito consiste en escogerlos flip-flops El y luego encontrar una estructura de compuertas combinacional, la cual, tonjuntamente con los flip-flops, produce un circuito que copa las carac- teisticas enunciadas.Et ntmero de flip-flops se determina por el núme- ro de estadosnecesarios el circuito. El circuito combinacionalse deriva en de la tabla de estado por los métodos presentados en este capítulo. De hecho, una vez que el tipo y número de los flip-flops se determinen, el p.o\"\"ro de diseñó envuelve una trasformación del problema del circuito iecuencial al problema del circuito combinacional. De esta manera Ias técnicas de diseño de los circuitos combinacionales pueden aplicarse' Esta sección presenta un procedimientopara el diseño de los circuitos secuenciales. Áunque su propósito es servir como guía al principiante, este procedimiento púede acortarse con experiencia. Este procedimiento ,\" ,nirrir.rira medianie una lista de pasosconsecutivos que se recomiendan como sigue: 1. se establece la descripción en palabras del comportamiento del circuito. Esto puede acompañarsepor el diagrama de estado, un diagrama de tiempos, u otra información pertinente' 2. De la información dada del circuito se obtiene la tabla de estado. 3. EI número de estados puede reducirse por los métodos de reduc- ción de estados si el circuito secuencial puede caracterizarsepor las relaciones de entrada-salida independientes del número de estados. 4. Se asignan valores binarios a cada estado si la tabla de estado obtenida en los pasos2 ó 3 contienensímbolosde letras' 5. se determina el número de flip-flops necesariospara asignar una letra a cada una. 6. Se escoge tipo de flip-flops que se va a usar. el ?. A partir de las tablas de estado,se deduce la excitación del circui- to y las tablas de salida. 8. usando un mapa o cualquier otro método de simplificación, se deduce las funcionesde salida del circuito y las funcionesde entrada del flip-flop. 9. Se dibuja el diagrama lógico. Las especificaciones palabras del comportamientodel circuito asu- en men que ef lector está familiarizado con la terminologíalógica digital. Es .,ece.árioque el diseñadoruse su intuición y experienciapara llegar a- la correcta interpretación de las especificaciones del circuito, porque las descripcione. ótt palabras pueden ser incompletas e inexactas. Sin em-

242 L O G I C AS E C U E N C I A L CAP, 6 bg1so,una- vez que se haya establecidotal especificación se haya obte- y nido la tabla de estado, es posible hacer usó del procedimiento formal para diseñar el circuito. La reducción del número de estadosy la asignaciónde valores binarios a los estados fueron discutidos en la secci¿n o-s. En los ejemplos que sisqe-nse^asume que el número de estados y su asignación binaria nocida. como consecuencia, \". \"o- los pasos 3 y i a\"t diJe¡o no se conside¡an en las discusiones subsecuentes. Ya se ha mencionadoantes que el número de flip-flops se determinan por el número de estados. un circuito puede tener estádosbinarios sin usar si el número total de estadoses menor que 2^. Los estadosno usados se toman como condicionesde no importa durante el diseñode la parte del circuito combinacionaldel circuito. El tipo de flip-flop que se va a usar puede incruirse en las especificaciones del diseño o puede dependeren aquello que está disponible al dise- ñador. Muchos sistemas digitales se construyen totalmente con flip-flops Jrl porque ellos son los más versátiles y disponibles. cuando hay muchas clasesde flip-flops disponibles,es aconsejable usar el flip-flop BS o D para aplicaciones que requieren trasferencia de datos (taies óomo registros de desplazamrento). tipo T para aplicacionesque incluy\"tr El tación (tales como contadoresbinarios), y el tipo JK para aplióaciones \"o*plu-u.r- generales. La información de salida externa se especificaen la sección de salida de la tabla de estado. De ella podemosdeducir las funcionesde salida del circuito. La tabla de excitación del circuito es similar a la de los flip- flops individuales, excepto que las condicionesde entrada son dictadas por la información disponible en el presente estado y las columnas del estado siguiente de la tabla de verdad. El método para obtener la tabla de excitación y las funciones simplificadas de enfrada del flip-flop es mejor ilustrarlo con un ejemplo. se desea diseñar un circuito secuencial temporizado cuyo diagrama de estadose da en la Figura G-21.El tipo de flip-flóp usado es el Jr(. El diagrama de estado consiste en cuatro estádos con valores binarios ya asignados.como las líneas designadas marcan con un solo dí- se gito binario sin una ,/, se concluye que hay una va¡iable de entrada v Figura 6-21 Diagrama de estado

sEc.6-7 PROCEDIMIENTO DISEÑO OE ninguna variable de salida. (El estado de los flip-flops puede considerarse como las salidas del circuito.) Los dos flip-flops necesarios para representar los cuatro estadosse designancomo A y B. La variable de entrada se designa r. La tabla de estado para este circuito, derivada del diagrama de estado, se muestra en la Tabla 6-9. Nótese que no hay sección de salida para este circuito. se mostrará ahora el procedimiento_ para obtener la iabla de excitación y la estructura de la compuerta combinacional. La derivación dé la tabla de excitación se facilitará si se reordenala tabla de estado en forma diferente. Esta forma se muestra en la Tabla 6-10, donde el estado presentey las variables de entrada se reordenanen la fórma de tabla de verdad. El valor del estado siguientepara cada estado presente y las condicionesde entrada se copian de la Tabla 6-9. La tabia de excitación del circuito es una lista de condicionesde entrada del flip-flop que causan las transiciones de estado requeridasy es una función aef tipo de flip-flop usado. Como este ejemplo especificaflip-flops JI(, se necesitancolumnas para las entradasJ y K del flip-flop A (denota- das por JA y KA) y B (denotadaspor JB y KB). Tabla 6-9 Tabla de estado Estado siguiente Estado presente x:0 x:l 00 00 0l 0l 10 0l l0 l0 ll ll ll 00 La tabla de excitación para el flip-flop JK fue derivada en la Tabla 6-8ft). Esta tabla se usa ahora para deducir la tabla de excitación del circuito. Por ejemplo,en la primera fila de la Tabla 6-10se tiene una tran- sición del flip-flsp A de 0 en el presenteestado a 0 en el estadosiguiente. En la Tabla 6-81b)se encuentra que los estados de transición de 0 a 0 requierenque la entrada J:0 y la entrada K:x. Así 0 y X se copian en Ia primera-fila bajo JA y KA, respectivamente. Como la primera fila muestra también la tránsición del flip-flop B de 0 en el presenteestadoa 0 en eI siguiente estado, 0 y X se copian en la primera columna bajo JB y !<4. La ségundafila de la Tabla 6-10 muestra una transición del flip-flopB de O en él presenteestado a 1 en el siguiente estado. De la Tabla 6-8(b) se encuentra que una transición de 0 a 1 requiereque Ia entrada J: t y la entrada K: x. Así 1 y X se copian en la segundafila bajo JB y KB res' pectivamente. Este pio\"e\"o se continúa para cada fila de la tabla de verdad y para cada flip-flop con las condiciones de entrada especificadas

Tabla 6-10 Tabla de excitación Entradas de los circuitos ü Salidas del circuito combinacionales ¡ combinacional I I Estado Siguiente presente Entrada estado Entradas de los flip-flops JA JB KB 00 0 00 OXOX 00 I 0l OXIX 0l 0 l0 IXXI 0l I 0l OXXO r0 0 l0 XOOX l0 I ll XOIX ll 0 II XOXO ll I I 00 XIXI en- la Tabla 6-8(b) copiadasen la fila correspondiente del flip-flop particular considerado. . . Hágase una pausa y considéresela información disponible en una tabla de excitación tal como la Tabla 6-10.se sabeque un'circuito secuen_ cial consiste en un número de flip-flops y un circuito combinacional.La Figura 6-22 muestra los dos flip-flbp. iK-tr\"\"\"sarios p\"r\" circuito y un rectángulo_ para representarel circuito combinacionál. E,\"r claro del diagrama-de -bloqueque las salidas del circuito combinacional vayan a las entradas de- los flip-flops y a las salidas externas (si se especiiica). Las entradas del circuito combinacional son las entradas externas y los lores de estado presentesde los flip-flops. sin embargo,las funciones va_ I de Boole que especificanun circuito combinacionalse derivan de una tabla de-verdad que muestra las relacionesde entrada-salidadel circuito. La tabla- de verdad que describe el circuito combinacional es disponible en la tabla de excitación. Las entradas del circuito combinacio.rál,. cifican bajo el presenteestado y las columnas de entrada, las solidos iel \"rp\"- circuito combinacional se especifican bajo las columnas de entrada de los flip-flops. Así, una tabla de excitación trasforma un diagrama de estado a ia tabla de verdad necesariapara el diseño de la parte del circuito combinacional circuito secuenciai. del ) l,as funciones de Boole simplificadas para el circuito combinacional pueden ahora derivarse.Las entradas son las variables A, B y r; las salidas son las variablesJA, KA, JB y KB. La información dó la tabla de verdad se trasfiere a los mapas de la Figura 6-23,donde se derivan las cuatro funcionessimplificadas de la entrada de los flip-flops: JA : Bx' KA: BX JB:x KB: AOx 244

Salidas A' externas (ninguna) A Circuito B' combinacional B Figura 6-22 Diagrama de bloque del ci¡cuito secuencial Bx B -lr--^-T0- A 0 0 I X X x X I All l, X x x X I x tA: Bx' KA -- Bx I v X X x l-1 j x X X X lB:x KB:A@x Figura 6-23 Mapas del circuito comhinacional El diagrama lógico se dibuja en la Figura 6-24y consisteen dos flip-flops, dos compuertas AND, una compuerta de equivalencia y un inversor. I Con alguna experiencia,es posible reducir la cantidad de trabajo en- il )14 vuelto en el diseño del circuito combinacional. Por ejemplo, es posible 5 obtener la información para los mapas de la Figura 6-23 directamente de la Tabla 6-9 sin tener que derivar la Tabla 6-10. Esto se hace repasando sistemáticamentecada estado presentey la combinaciónde entrada en la 245

Figura 6-24 Diagrama lógico del circuito secuencial Tabla 6-9 y comparándola con los valores binarios del siguiente estado correspondiente. Las condiciones de entrada necesarias, como se especifican por Ia excitación de los flip-flops en la Tabla 6-8, se determinan entonces. En vez de insertar el 0, 1 ó ¡ así obtenidos en la tabla de excita- ción, se pueden escribir directamente en el cuadrado apropiado del mapa apropiado. La tabla de excitación de un circuito secuencial con m flip-flops, fr entradas por flip-flop y n entradas externas consiste en m * n columnas para el estado presente y las variables de entrada y hasta 2-+\" filas listadas en alguna cuenta binaria conveniente. La siguiente sección de estado tiene m columnas, una para cada flip-flop. Los valores de entrada de los flip-flops se listan en mh columnas, una para cada entrada de cada flip-flop. Si el circuito contiene j salidas, la tabla debe incluir j columnas. La tabla de verdad del circuito combinacional se toma de la tabla de exci- tación considerando el estado presente m + n y las columnas de entrada como entradas, y los valores de entrada del flip-flop mk+j y las salidas externas como solldos. Diseño con estados no usados Un circuito con m flip-flops puede tener 2- estados. Hay ocasiones cuando un circuito secuencial puede usar menos que este máximo número de estados. Los estados que no se usan en la especificación del circuito secuencial no se listan en la tabla de estado. Cuando se simplifican las funciones de entrada de los flip-flops, los estados sin usar pueden ser tratados como condiciones de no importa. EJEMPLO 6-1.' Completar el diseño del circuito secuencial presentado en la Sección 6-5. Use la tabla de estado reducida con 246

Tabla 6-11 Tabla de excitación para el Ejemplo 6-1 Estado Estado presente Entrada siguiente Entradas de flip-flops Salidas ABC ABC SA RA SA RB SC RC 001 0 001 0 x 0 X XO 0 001 I 0l0Oxl 0 0l 0 010 0 011 oxx 0 l0 0 0r0 I 100 l 0 0 OX 0 0ll 0 001 0 x 0 XO 0 0ll t 100 I 0 0 0l 0 100 0 10tx00 X l0 0 100 1 100x00 X OX I l0l 0 001 0 I 0 X XO 0 l0l I 100x00 X 0l I la asignación 1 tal como se da en Ia Tabla 6-6. El circuito debe usar flip-flops RS. La tabla de estado de la Tabla 6-6 se redibuja en la Tabla 6-11 en la forma conveniente para obtener la tabla de excitación. Las condiciones de entrada del flip-flop se deriva de las columnas del estado presente y del siguiente estado de la tabla de estado. Como se usan los flip-flops RS es necesario referirse a la Tabla 6-8(a) para las condiciones de excitación de este tipo de flip-flop. A los tres flip-flops se les da los nombres de las variables A, B y C. La variable de entrada es r y la variable de salida es y. La tabla de excitación del circuito suministra toda la informa- ción necesaria para el diseño. Hay tres estados sin usar en este circuito: los estados binarios 000, 110 y 111. Cuando se incluye una entrada de 0 ó 1 con estos estados no usados se obtienen seis términos mínimos, de no importa: 0, 1, 72, 13, 14 y 15. Estas seis combinaciones binarias no se listan en la tabla de verdad bajo el estado presente y la entrada y se tratan como términos de no importa. La parte del circuito combinacional del circuito secuencial se simplifica por medio de los mapas de Ia Figura 6-25. Hay siete mapas en el diagrama, seis mapas son para simplificar las funciones de entrada para los tres flip-flops RS. El séptimo mapa es para simplificar la salida y. Cada mapa tiene seis X en los cuadrados de los términos mínimos de no importa 0, l, 2, 13, 14 y 15. Los otros términos de no importa en los mapas provienen de las :i X en las columnas de entrada dr-.I flip-flop de la tabla. Las fun- .t: ciones simplificadas se listan bajo cada mapa. El diagrama lógico I obtenido de estas funciones de Boole se dibujan en la Figura 6-26. l, i'' Un factor olvidado hasta este momento en el diseño es el estado ini- c i a l del circuito secuencial. Cuando se le da potencia a un sistema digital t:i i 247

C Cx AB 00 0t ll l0 r- X ^ X t4 tl I el [\" L'o 0l X X t-; t^ l¿ !_) X ;1 Y i\" Y v U Y A X L_J RA=Cx SB = A'B'x SA=Bx ^ X -¡ X A X Y F I f-T E| il 'l x I A I l^ g JJ x Y A ^ X X x x I X ^ rl I RB=BC+Bx .tc = x' x ^ r; ¡ A Li r_J .v=Ax Figura 6-25 Mapas para simplificar el circuito secuencial del Ejemplo 6_1 por primera vez, no se conoce en qué estado se fijará el flip-flop. Es cos- tumbre suministrar una entrada maestra de puesta a uno lmastei:re.set) cuyo propósito es iniciar los estadosde todos los flip-flops ep el sistema. Típicamente, la maestra de puesta a uno es una senal aplicada a todos Ios flip-flops asincrónicos antes de 'comenzar las operaciónes temporiza- das. -En la mayoría de los casos los flip-flops se llevan a 0 por medió de la señal maest¡a de puesta a 0, pero algunos serán puestos a 1. por ejemplo, el circuito de la Figura 6-26puede inicialmente ponersea 0 con un estado ABC:001, ya que el estado000 no es un estadoválido para este circuito. 248

Figura 6-26 Diagrama lógico para el Ejemplo 6-i ¿Pero qué pasa si el circuito no se pone a cero con un estado válido inicial? O lo que es peor, ¿qué pasa si debido a la señal de ruido o cualquier otra razón imprevista, el circuito se encuentra en uno de estos estados inválidos? En este caso es necesario asegurar que el circuito eventualmentevaya a uno de Ios estadosválidos para regresara la ope- ración normal. De otra manera, si el circuito secuencial circula dentro de los estadosinválidos, no habrá manera de llevarlo de nuevo a la secuencia intentada de las transiciones de estado. Aunque se puede asumir que esta condición indeseablesupuestamenteno ocurre, un diseñador cuidadoso puedeprevenir que esta situación nunca ocurra. Se había expresadopreviamente que los estadossin usar en un circuito secuencialpuedenser tratados como condicionesde no importa. Una vez que se diseña el circuito, los m flip-flops en el sistema puedenestar en cualquiera de los 2- estadosposibles. Si algunos de estos estadosse to- maran como condicionesde no im¡rorta, el circuito puede ser investigado I i para determinar el efecto de estos estadossin usar. EI estado siguiente i de los estados inválidos pueden determinarse del análisis del circuito. De todas maneras, es siempre acertado analizar un circuito obtenidn de un diseño, para asegurar que no se cometan errores durante el proceso. 249

2fr LOGICA ECUENCIAL S CAP.6 EJEMPLO 6'2: Analízar el circuito secuencial obtenido en el Ejemplo 6-1 y determinar el efecto de los estados sin usar. Los estadossin usar son 000, 110 y 111. El análisis del circui- to se hace por el método esbozado en la Sección 6-4. Los mapas de la Figura 6-25 pueden ayudar también en el análisis. L' que se necesita aquí es comenzar con el diagrama del circuito de la Fi- gura 6-26 y derivar la tabla o el diagrama. si la tabla de estado derivada es idéntica a la Tabla 6-6 (o la parte de ra tabla de estado de la Tabla 6-11), entonces se sabe que el diseño es correcro. En suma, se debe determinar los estados siguientes de los estados sin usar 000, 110y 111. Los mapas de Ia Figura G-2b pueden ayudar a encontrar el siguiente estado de cada una de las entradas sin usar. Tómese, por ejemplo' el estado sin usar 000. si en este circuito, por alguna razón, se encuentra en el presente estado 000, una entrada .r:0 trasferirá a otro (o al mismo) estado siguiente. Se investigará primero el término mínimo ABCx:0000. De los mapas, se ve que este término mínimo no se incluye en ninguna función excepto para SC, es decir, la entrada de puesta a uno del flip_flop C. por t-a1to, los_flip-flops A y B no cambiarán pero el flip_fiop C se pon- drá.a 1. como el presente estado es ABC:000, el .igui\"trt\" estado será ABC:001. Los mapas mostrarán también que el término mínimo ABCx:0001 se incluye en las funciones para SB y RC. Por tanto B se pondrá a uno y c se pondrá comenzando c o n A B C : 0 0 0 y p o n i e n d o a u n o a B , s e o b t i e\"n e e l s i z u i e n t e e s t a - \"u.o. do ABC:010 ( C y a s e h a p u e s t o a c e r o ) . L a i n v e s t i g a c i ó nd e l mapa para la salida y demuestra que y será paru estos dos términos mínimos. \"\"to El resultado del procedimiento de análisis se muestra en el diagrama de estado de la Figura 6-27. El circuito opera como se ha diseñado, siempre y cuando esté dentro de los 001, 010, 011, 100 y 101. si alguna vez se encuentra en uno de los estados \"rtudo. Figura 6-27 Diagrama de estado para el circuito de la Fizura 6_26

sEC. 6-8 D l s E Ñ OD E C O N T A D O R E S 2 5 1 inválidos 000, 110 ó 111, irá a alguno de los estados válidos en unc de Ios dos pulsos siguientes. El circuito será así de autocomienzo y autocorrección ya que eventualmente irá a un estado válido a partir del cual continuará operando de acuerdo a lo requerido' Una situación indeseable hubiera ocurrido si el estado siguiente de 110 para r: t hubiera sido 111 y el estado siguiente de 111 para r : 0, 110. Entonces, si el circuito comienza de 110 ó 111, circulará y se mantendrá entre estos dos estados para siempre. Los estados no usados que causan tal comportamiento indeseable deben ser evitados; si se detecta su existencia, el circuito debe ser rediseñado. Esto puede hacerse más fácilmente espec.i- ficqn{o un estado siguiente válido para cualquier estado sin usar que se haya encontrado circulando entre estados inválidos. 6-8 DISEÑO DE CONTADORES Un circuito secuencial que pasa por una secuencia preestablecida de esta- do_s después de Ia aplicación de pulsos se llama un contador. Los pulsos de eni.ada, Ilamados pulsos de cuenta, pueden ser pulsos de reloj, o ellos pueden originarse en una fuente externa y pueden ocurrir en inltervalos óstablecidos de tiempo o aleatoriamente. En un contador, Ia secuencia de estados puede seguii una cuenta binaria o cualquier otra secuencia de estados. Los contadores se encuentran en la mayoría de los equipos que contienen lógica digital. Ellos se usan para contar el número de ocurren- cias de Un evento y se usan para generar Secuenclas cte tlempo para Con- t r o l a r l a s o p e r a c i o n e se n u n s i s t e m a d i g i t a l . De las diferentes secuencias que un contador debe seguir. Ia secuencia binaria directa es la más simple y la más directa. Un contador que s i g u e I a s e . c u e n c i ab i n a r i a s e l l a m a c o n t a d o r b i n o r i o . U n c o n t a d o r d e n -I. bits consiste en n flip-flops y puede contar en binario de 0 hasta 2\" Como un ejemplo, el diagrama de estado de un contador de 3 bits se muestra en la Figura 6-28. Como se ve en los diagramas de estado indicados dentro de los círculos, Ias salidas de los flip-flops repiten Ia secuencia de cuenta binaria con un regreso a 000 después de 111. Las líneas dirigidas Figura 6-28 Diagrama de estado de un contador binario de 3 bits

252 LoGIcA SEcUENCIAL CAP. 6 entre círculos no se marcan con valores de entrada-salida como en otros diagramas de estado. Recuérdese que las transiciánes Je estado en dos circuitos secuencialestemporizadosocurren durante un pulso ¿\" ,aroj; los. flip-flops permanecenen sus estados pr\"r\"\"i\".-,i-no pulso. Por esta razón,,el pulso de o\".rrre ningún mente como una variabre de/entrada en.reloj variable cp ;; áirr..\" explícita_ un diagrama de eltado o tábra de estado.Desdeeste punto-de/vista,el diagrama\"d;;t\"d;\"de un contador no tiene que mostrar valores de entrada\"-salida i; l;;go de las líneas dirigidas. La única entrada al circuito es el pulso \" de cuenta, y las se especificandirectamente con los estados salidas iresentes J; l;. itip-nops. oi siguiente estado del contador dependeenteramente de su estado presente y la transición de estado o..,rr. cada vez que ocurre el pulso. Debido a esta propiedad, se es.pecifica completamente un contadoi por medio de una lista de secuencia- cuenüo, es decir, la ...ua\".iá- de de los estados binarios que se le suceden. La secuenciade cuenta de un contador binario de B estadosse da en Ia Tabla 6-12. El siguiente número en la secuencia representael siguiente estadoalcanzadopor el circuito después Ia aplica;ió\";;ipulso de de cuenta. La secuenciade cuenta .e repite ,r.r\" u\", haya alcanzado el último valor, de tal manera que el estadb 000 es el estaáo .ig;;rrt\" despuésde 111. La secuencia cuenta da toda la informaci¿\" de p\"ru diseñar el circuito. No es necesarioristar los estados.igui\".rt\", \"\"\"E.\"ri\" una columna s.eparada- porque se puede leer del número siguiénte .r, ü \"r, ...u.ncia. EI diseño de contadoressigue el mismo procedñnientoque--aquel esbozado en la Sección 6-7, exceptoque la tabla de i;;; obtenersedi- rectamentede la secuencia cuenta. de \"*\"it\".iá\" Tabla 6-12 Tabla de excitación para un contado¡ binario de t¡es bits Secuencia cuenta de Entradas del flip-flop A2 Al Ao TAz TA, TAo 0 00 0 0 0 0l 0 I 0 l0 0 0 0 ll t t I 00 0 0 0l 0 I t l0 0 0 ll I I La Tabla 6-12 es la tabla de excitación para el contador binario de 3 bits. Se les da designaciones varia¡re. ¿r, ¿, de ;\";;; los tres flip- flops. Los contadoresbinarios se construyen más érió;\"rrle-ente con flip_ flops ? (o flip-flops J.If c9n V K unidasi. La excitació\"'á\"f ! nip-nop para las entradas ? se deriva de ra iabla de excitación der flip-flop T y por ins- pección de Ia transición de estado de una cuenta dada (estadopresente)

sEc 6-8 D I S E Ñ OD E C O N T A D O R E S 2 5 3 a la siguiente bajo ellqrfestado siguiente). como ilustración, considérese es 001 tas e.rtiadas del i'lip-flfp'pr.u Ia fila 001. El estado presenteaquí cuenta en la secuencia.Com- i\"t riguiu\"te es 01ó, el'cúal es la siguiente ir\"i\"\"¿lestas dos cuentas' se nota que A2 va de 0 a 0; y-así lo hace TA': ;;;;;0 porqueel flip-flop A2 debé permanecer cambiar cuandoocu- sin porque ;;; p,rlto de reloj. Á' vá de 0 a 1; y así ?Ar se marca con un l \"; ,i nip if\"p debe ser complementado el siguiente e1 pulso de reloj. De ma- y .,.ru ,i-ilur A0 va de 1 a 0, indicando que esta puede complementarse, así TA6 se marca con un 1, La última columna con el estadopresente111 AI .\" *Ápuru con la pii*\"tu cuenta 000 la cual es su estado siguiente. ;;.;t- á\" to¿ot los unos a todos los ceros, se requiere que todos los tres flip-flops se comPlementen. Las funcion\"r á\" é\"1tuda de los flip-flops de las tablas de excitación lis- se simplifican en los mapas de la Figura 6-29. Las funcionesde Boole i\"au. il\"¡ cada mapa especificanla parte de circuit. combinacionaldel un contador. Incluyendó estas funciones con los tres flip-flops, se obtiene ái;ilr; lógico del contador de la manera mostrada en la Figura 6-30' un cont*adorcon n flip-flops puede tener una secuenciabinaria de menos d,e 2\" números. Un contador BDC cuenta Ia secuenciabinaria desde 0000 hasta 1001 y regresa a 0000 para repetir la secuencia.otros puede no ser contadorespueden .eg.,ir urru .\".uuttcia arbitraria, la cual la secuenciábinaria iirecta. De todas fbrmas, el procedimientode diseño se es el mismo. La secuenciade cuenta se lista y la tabla de excitación comparando una cuenta presente con la siguiente cuenta listada \"úti\"\"\" ^11 I I A-rLI I I I I I 4O TA, =AtAo TAt = Ao TAo=1 Figura 6-29 Mapas para un contador binario de 3 bits' Pulsos de cuenta Figura l-3O Diagrama lógico de un contador binario de 3 bits

2g L o G I c AS E C U E N C I A L CAP, 6 bajo ella. Una secuencia de cuenta tabulada siempre asume una cuenta repetida, de tal forma que el estado siguiente de la última ehtrada es la primera cuenta listada. EJEMPLO 6-J.. Diséñeseun contadorque tenga una secuencia repetida de seis estadoscomo Ia listada én la T\"abla6-rg. En esta secuencia,ros flip-flops B y c repiten la cuenta binaria 00, 01, r0 mientras que ei flip-flop A alterna entre los estados 0 y l cada tres cuentas.La secuenciadecuenta paraA, B, C no es binaria-directa y los dos estados011 y.111 no se usan. La es- :oC:\"gr.ude los_flip-flopsJI( resulta en una tabla de excitación de la Tabla 6-13.Las entradasKB y KC tienen soramente 1v X en Tabla 6-13 Tabla de excitaciónpara el Ejemplo 6-3 Secuencia de cuenta Entradasdel flip-flop JA JB JC 0 00 OXOXIX 0 0 ll OXIXXI 0 l0 IXXIOX 00 XOOXIX 0l XOIXXI l0 XIXIOX sus columnas, de tal, manera que esas entradas sean siempre l. Las otras funciones de entrada de los flip-flops p\"\"J\"\" ,i*priri carse usando té¡minos mínimos 3 y T de no i m p o r t a . L a s f u n c i o n e s s i m p l i f i c a d a i s o n\" ó - o - \" o r r d i \" i o r r \" . : JA:B KA: B JB:C KB:I JC: B, KC: I EI diagrama lógico del contador se muestra en la !.igura 6-31(a). como hay dos estadossin usar, se analiza el circuito para determinar su efecto. El diagrama de estado así obtenido se dibuja en la Figura 6_81(b).Si eI circuiro por algur, mllivo va a un estadb inválido, el siguiente purso de cuenta\"ro t.u.fi\".. u uno de los estados váridos y continúa contando correctamente. fuí, el contador se autoinicia. un contador autocomenzante aquel que puede comenzar en cualquier estado y es alcanzarla secuencia cuentanorÁal. de \"u\".rtrruÍmenre

(a) Diagrama lógico del contador (b) Diagrama de estado del contador Figura 6-31 Solución al Ejemplo 6-3 6-9 D I S E Ñ O O N E C U A C I O N E SE E S T A D O C D Un circuito secuencial puede diseñarse por medio de ecuaciones de estado en vez de una tabla de excitación. Como se muestra en la Sección 6-4, una ecuación de estado es una expresión algebraica que da las condiciones para el siguiente estado como una función del estado presente y las va- .iubl\". de entrada. Las ecuaciones de estado de un circuito secuencial expresan en Iorma algebraica Ia misma información Ia cual es expresada en forma tabular en la tabla de estado. El método de la ecuación de estado es conveniente cuando el circuito se haya especificado en esta forma de la tabla de estado. Este es el méto- do prlferido cuando se usan los flip-flops D. !l método puede ser algunas veces conveniente de usar con flip-flops JK. La aplicación de este procedimiento en los circuitos con f'lip-f'lops RS o ? es posible pero encierra una 255

256 L o G r c As E c u E N c t A L cAp. 6 cantidad considerable, de manipulación algebraica. Aqur se mostrará la aplicación de este -método u tá* lir\"rrrros secuenciales p ó JK. El pu\"1t.de comienro\"\"\"'\"uau estu caso del flip-flop de¡ivado e\" tu S\"\"ci;; \"\"uu\"illu:3:\"\"11,j1?:; ü. Circuitos secuenciales con flip_flops D La ecuación característica del flip-flop D se deriva en la Figura 6_s(d): QQ+t):D I Esta ecuación estable\"\",.qu\" er siguiente I valor presentede su sarida ¿ est¿do del flip-flop es igual al v-ü-i\"aependiente a\"i áto. del presente estado' Esto sisnifica que ra* enrradu. pa.u el siguienteestadoen Ia bla de estadosón exactamente ta_ las mismas que ras'entradas,. por no es necesarioderivar las condiciones tanto, t'abla de excitación porque esta información de^\".,truau--á\"r\"nip_noppara la columnasdel siguienteestado. está disponible ya en las por ejemplo,la tabla de excitación -,-Tó*\":\", gurentecolumna de estado para de la Tabla 6-10. La si- A tiene cuatro unos, de la misma que la columna para el sigurente manera ;hd\" d; t. p; ;;.;;\", esre circuito co,' flip-flop. D,.se escribe-n tu..*u.innes de estadoy se fbrma crón con ellos a las entrada. D la ecua_ \"o..\"rpondientes: A(t + r) : DA(A,B, x) : >(2,4,s,6) B ( t + l ) : D B ( A ,B , x ) = > ( 1 , 3 , 5 , 6 ) donde DA y DB son las funcionesde entrada de los flip-flops para los flip- B, respectivamente, t il; i,rr,\",o., se expresa como la suma de fl:or cuatro los 1.t términos mínimos. Las funcio\"u. .i;;i;¡;ias nerse por medio de dos mapas de ^r,u. pueden obte- tres variables. irrrr\"ionessimplifi- cadasde entrada al flip_flop son: DA = AB'* Bx, DB:A'x*B,x+ABx, Si hay estadossin usar en el circuito secuencial,deben considerarse 'd;-;; conjuntamente con ras entrada* términos mínimos de no i-portu \"o-o- \"o-binaciones importa. Los a.i- o¡teniáos ñ;\";\" rr*r.u para sim_ plificar las ecuaciones estat; de ¿ i;; firnciones,i\" del flip_flopD. \"nirrau EJEM,LO 6'4: Diséñeseun circuito secuencial flip-flops A, B, C y D. Los u.lu¿o. con cuatro siguientes d;C,'¿ y D son iguales a los estadospresentes ¿, ¿. ¿ v-ó .\".p\".ii#Ll\"r\". El estado sis'iente de A ei iguar a ru ciñ-\"*ór\"riu;i;i;.-u\"iuao. deCyD. presentes A partir del enunciadodel problema, primero las ecuaciones estado es conveniente escribir de para el circuito:

sEc.6-9 D I S E Ñ OC O N E C U A C I O N E D E E S T A D O S 257 A(t+l):COD B(t+r):A C(t+t¡:3 D(t + l): C Este circuito especifica un registro de corrímientopor realimen- tación (feedbackshift register). En este registro, cada flip-flop trasfiere o desplaza su contenido al siguiente flip-flop cuando ocurre un pulso de reloj, pero el siguiente estado del primer flip- flop (A en este caso) es alguna función del estado presente de otros flip-flops. Como las ecuaciones estado son muy simples, de el flip-flop más conveniente usar es el tipo D. de Las funciones de entrada del flip-flop para este circuito se toman directamente de las ecuaciones estado, con la siguiente de variable de estado remplazadapor la variable de entrada del flip- flop: DA:C@D DB: A DC: B DD: C El circuito puede construirse con cuatro flip-flops D ¡' una compuerta OR-exclusiva. E c u a c i o n e s e e s t a d o c o n f l i p - f l o p sJ K * d La ecuación característica para el flip-flop JI( se deriva en la Figura 6-6(d):. e Q+ t ) : ( J ) e , ( K , ) e + Las variables de entrada J y K se encierran en paréntesis, de tal manera que no se confunda los té¡minos AND de la ecuación característica con la convención de dos Ietras las cuales se han usado para representar las variables de entrada de los flip-flops. El circuito secuencial puede derivarse directamente de las ecuaciones de estado sin tener que dibujar la tabla de excitación. Esto se hace por medio de un proceso de apareamiento entre la ecuación de estado para cada flip-flop y la ecuación general característica del flip-flop J1(. El proceso de apareamiento consiste en manipular cada ecuación de estado hasta que esté en la forma de ecuación característica. Una vez que se hace esto, las funciones para las entradas J y K pueden ser extractadas y simplificadas. Esto debe hacerse para cada ecuación de estado listada, y su nombre de variable de flip-flop A, B, C, etc., debe remplazar Ia letra Q en Ia ecuación característica. tEsta parte puede omitirse sin pérdida de continuidad.

258 LoGIcA SECUENCIAL CAP. 6 Una ecuación de estado dada para e (¿+ 1) puede expresarsecomo función de Q y Q'. A menudo,o Q o Q'o ambasestárían ausentes la ex- en presión de Boole. Es necesarioentoncesmanipular la expresiónalgebrai- camente hasta que Q v Q'se incluyan en las posibilidádes que pueder\"t encontrarse. EJEMPLO 6-5; Diseñar un circuito secuencialcon los flip- flops JI( para satisfacer las siguientesecuaciones estado: de A(t + l): A'B'CD + A'B'C + ACD + AC'D' B(t + l): A'C + CD' + A'BC' C(t+t):3 D(t + l): D' Las funciones de entrada del flip-flop A se derivan por este método rearreglandola ecuación de estado y apareándolácon la ecuacióncaracterística la siguientemanera: de A ( t + t ) : ( B , C D + B , C ) A ,+ ( C D + C , D , ) A : (J)A' + (K')A De ia igualdad de estas dos funciones,se deducen las funciones de entrada del flip-flop A como: J : B,CD + B,C: B,C Y: (CD + C'D')' : CD' + C,D La ecuación de estado para el fl,ip-flop B puede rearreglarse de la siguientemanera: B(t + l) : (A,C + CD,) + (A,C,)B Sin embargo, esta forma no es adecuadapara aparearla con la ecuación característicaporque la variable B, está faltando. Si a la primera cantidad en paréntesisse le aplica la función AND conjuntamentecon (B'*B), la ecuación permanece igual, pero con la variableB' incluida. Entonces: B(t + t): (A'C + CD,)(B,+ B) + (A,C,)B : (A,C + CD,)B,+ (A,C + CD, + A'C,)B : (J)8, + (K,)B De Ia igualdad de estas dos funciones,se deducen las funciones de entradapara el flip-flop B: J: A,C + CD, y: ( A ' C + C D , + A , C , ) ,: A C , + A D

REFERENCIAS259 como La ecuación de estadopara el flip-flop C puede manipularse sigue: C ( r + t ) - - S '- B ( C ' + C ) : B C ' + BC : ( J ) C '+ ( K ' ) C Las funciones de entrada del flip-flop C son: J:B K: B' puede ser Finalmente, la ecuación de estado del flip-flop D manipulada para el propósito de apareamiento de la siguiente D(t ,,_:!r,,r:r,, manera: + i ,i rrl lo cual da la función de entrada: J:K:l y Las tünciones de entrada derivadas pueden acumularse listarseconjuntamente.Laconvencióndedosletrasparadesig- narlauu,iabt\"deentradadelflip-flop,nousadaenlaanterior derivación, se usa a continuación: JA: B,C KA: CD,+ C,D JB: A,C + CD, KB: AC, + AD JC: B KC: B' JD: I KD: I alterno pa- El procedimiento de diseño introducido aquí es un método ra determinar las trrr\"lont. de entrada del flip-flop del circuito secuencial parc usar este procedimiento cuando un ;;^\"d\" se usan flip_¡1oo, JK. es nece- ái;g;;-\" de estado o tábla de estado se especifica inicialmente, por el procedimiento esbo- ,urñ q\"\" Ias ecuaciones de estado se deriven para encon- ,uao u\" la Sección 6-4. El método de la ecuación de estado trar las funciones dá l\"tr\"d\" del flip-flop puede extenderse para cubrir de no importa' estados sin usar los cuales se considéran como funciones Los términos mínimos de no importa se escriben en la forma de una ecua- de la ecuación ción de estado y se -a.,ipulan Éasta que estén en la forma característica para el flii-flop particular considerado' Las funciones J y mínimos K en Ia ecuación de estado denó importa se toman como términos un flip- de no importa cuando se simplificutt lu. funciones de entrada de flop particular. R E F E E N CA S R I 1. Marcus, M. P., Suitching Circuits for Engineer.s, 3a. ed' Englewood Cliffs' N.J.: Prentice-Hall, 1975.

2@ L o G t c As E c u E N c t A L cAp. 6 2 Mccluskey, E. J.,_Introciuctionto the Theory of ,switching círcuits. Nueva York: McGraw-Hill Book Co., 1965. ' swítching Theory, dos volúmenes. s*f Nueva york: John wiley and i#; .E'' n M', Bosic swítcrting circuít Theory.Nueva york: f;;;*r' The Macmilran co., 5 ' H i l l , F ' J ' v G . R . p e t e r s o n ,I n t r o d . u c t i o n , t o _ s w í t c h i n g srgn. Nueva york: John Wiley and Son., T h e o r ya n d L o g í c a rD e _ fgZ¿. 6' Givone,D. D., Introduction to suitching Hill Book Co., 1920. Circuit Theory. Nuevayork: McGraw_ J t ff#\"¿;l'' suítching and Finite Automata Theorv. Nueva york: McGraw-Hill I I 8 LosicatDesig,t Dígitat of computers. york:Johnwiley Nueva l'i',it!?l,Yi#e 9 Paull, M' c'y s' H. unger,\"Minimizing t h e _ N u m b eo f s t a t e s i n I n c o m p l e t e l y r specified Sequenriars*itching Fr;;;;;;.;;.'IRE úers,Vol. EC-8, No. 3 (setiemblergSgl, Trans.ár-linr^rro,c compu_ áSO_OO. 1 0 . Hartmanis, J', \"on the.state fusignment problem IRE Trans. on Electroní, Co^putír.r,-ü\"i. for sequential Machines L,, BC-fo, No. 2 gunio 1961), Ib| -68. 1 1 . Mccluskey, E' J' y S.. H. unger, \"A Note on the Number of Internar Assign- ments for sequential circuits\". 1áE Trans. in Etectroniccomputer,vol. EC-g, No. 4 (diciembre1959), 439-40. PROBLEMAS 6-1' lógicode un flip-flop -RStemporizado cuatro con compuer- |;SntirtLtma 6-2' Dibujeel diagramarógico un flip-flopD temporizado compuertas de con AND v NOR. 6-3' Demuestre el frip-flop temporizado que D de la Figura6-5(a) puede simplifi_ carseen una compuerta. 6-4' considere un flip--flop JK' es decir un flip-flop JK con un inversor entre la entrada externa K' y la entrada interna K. (a) Obtengala tabla característica del flip-flop. (b) Obtengala ecuacióncaracterística. (c) Demuestreque atando las dos entradas externas entre sÍ se forma flip-flop D. un 6-5' un flip-flop con.entradan1inciq11 puesta de a uno, tiene entradasde puesta a.uno v de puesta a cero. Esta difiere ^d\" r;flip-¡i;;;;;;;;\"\".ional en que uno y a cero simultáneamente, et tiip-nop ;H\"\"ffi.a comá resultado ,u pá.,- (a) Obtenga ,\" ,ilti...:i1.1.:i.r].1 y ecuación característica de un flip-flop con dominio de puesta a uno (set_dominate). (b) obtenea el diagrama lógico de un flip-flop con dominio de puesta a asincrónico. uno

P R O B L E M A S2 6 1 6-6. obtenga el diagrama lógico de un flip-flop JK maestroesclavocon compuertas AÑD y NOR. Incluya una provisiónpara ponera uno y a ceroel flip-flop asincrónicamente (sin reloj). 6-7. Este problema investiga la operacióndel flip-flop JK maestroesciavoa tra- vés de la transición binaria en las compuertasinternas de la Figura 6-11. Evalúe los valores binarios (0 ó 1) en las salidas de las nueve compuertas cuando las entradas del circuito van a través de la siguientesecuencia: (a) CP:0, Y:0, Q:0 YJ:K:r. (b) Después que CP vaya a 1 (Ydebe ir a uno; Q permanece 0). de en (c) Después que CP vaya a 0 e inmediatamente de después iráa 0 (Q debe J ir a 1; Y quedasin afectarse). (d) Después que CP vaya a 1 de nuevo (Y debe ir a 0). de (e) Despuésde que cP vaya de vuelta a 0 e inmediatamente después eso de K v a y a a 0 ( Q d e b ei r a 0 ) . (f) Todos los pulsos que se sucedenno tienen efecto siemprey cuandoJ y K permanezcan 0. en 6-g. Dibuje el diagrama lógico (mostrandotodas ias compuertasde un flip-flop D maestroesclavo.Use compuertas NAND. 6-9. Conecte un terminal de puesta a cero (clear) asincrónicoo las entradasde Ias compuertas y 6 del flip-flop de la Figura 6-12. 2 (a) Demuestreque cuando el terminal de puesta a cero es 0, el flip-flop se pone a cero y permaneceasí independientemente dos valores de las de entradasCP y D. (b) Demuestreque cuando Ia entrada de puesta a cero es 1, no tiene efecto en las operaciones normalestemporizadas. 6-10. El sumador completode la Figura P6-10recibe dos entradasexternasr y y; Ia tercera entrada z viene de la salida del flip-flop D. El arrastre de salida (carry output) se trasfiere al flip-flop en cada pulso de reloj. La salida externa S dá la suma de x, y y z. Obtenga la tabla de estadoy el diagrama de estadodel circuito secuencial' Figura P6-10 6-11. Deduzca la tabla de estado y diagrama de estado del circuito secuencial de la Figura P6-11. ¿Cuál es la función del circuito?

262 L O G I C AS E C U E N C I A L CAP. 6 Figura P6-ll 6-12. un circuito secuencialtiene cuatro flip-flops A, B, c y D y una entrada ¡. Este se describe por medio de las siguie.,tes .c,racio.reri A(t + t): (CD, + C,D)x + (CD + C,D,)x, B(t + t¡: 1 C(t+t):B D(t+t):C ( a , obtenga la secuenciade estados cuando r: r, comenzarrdo desde el estado BCD:0001. A ( b ) obtenga la secuenciade estadoscuando r:0 comenzando desdeel es- t a d oA B C D : 0 0 0 0 . 6-13. lln circuito secuencialtiene dos flip_flops(A V B), dos entradasr y y, y una salida z. Las funcionesde entrada-aetitip-rtóp yiu. r\"\".iones de salida del circuito son las sizuientes: JA:xB+y,8, f,q : xy'B' JB: xA, K B : x y '+ A z: xyA * x,y,B Obtengael diagrama lógico, la tabla de estado, el diagrama de estado y las ecuaciones estado. de 6-14. Reduzca el número de estados en la siguiente tabla de estado y tabule la tabla de estado reducida. Estado siguiente Salida Estado presente x:0 x:l x:0 x:l a JI 0 0 b dc 0 0 c Je 0 0 d 8a I 0 e dc .0 0 f lb I I I sh 0 I h ga I 0

PROBLEMAS 263 6 . 1 5 ' C o m e n z a n d o c o n e l e s t a d o o d e l a t a b l a d e e s t a d o e n e l P r o de eentrada 4 , e n . b] ma6-1 la secuencia cuentre la secuencia de salida generada con 01110010011. 6-16.RepitaelProblema6.lsusandolatablareducidadelProblema6-14.De- de salida' muestre que se obtiene la misma secuencia 6 - | T . s u b s t i t u y a l a a s i g n a c i ó n b i n a r i a - 2 d e l a T a b l a 6 - S a l o s asignación n l a T a b l3. e s t a d o s e binaria a 6_4 y obteng^ l;t?;i; de estado binario. Repítalo con la 6-13.obtengalatabladeexcitacióndelflip-flopJK'descritaenelProblema6-4. 6-19.obtengalatabladeexcitacióndeunflip-flopcondominiodepuestaauno (set-dJminate) descrita en el Problema 6-5' y una salida. Ei diagrama de es- 6-20. un circuito secuencial tiene una entrada con (a) tado se muest;;; iu riguru p6-20. Diseñe un circuito secuencial ifio-¡oo. ?, (b) flip-flops 'RS v (c) flip-flops Jl(' 6 - 2 | . D i s e ñ e e l c i r c u i t o d e u n r e g i s t r o d e 3 b i t s q u e c o n v i e r t e - e l n iam e r o a c u ¡: u .1' ú entrada m duj cuando lado en .f ,.gi.irl a su valo\"r de complemeto Losflip-flopsdelregistrosondeltipofisT'Esteflip-floptienetresentradas: d o s e n t r a d a s t i e n e n c a r a c t e r í s t i c a s R s y u n a t i e n e . c a r a c t e r í s t i c a sentrada T.Las entradas nS *.-\"ü\" pu* f.á.f\"tir el nú\"mero de 4 bits cuando una para la conversron' }: 1. Use la entrada ? 6.22.RepitaelEjemplo6.lconIaasignaciónbinariaSdela'|abla6.5.Uselos flip-flops JK. 6-23. Diseñe un contador BDC con flip-flops JK' 0/0 001 0/0 I/1 r00 ll 0/o t/r 0/0 / /oto 010/ lt/ 000 Figura P6-20 6.24.Diseñeuncontadorquecuentedígitosdecimalesdeacuerdoalcódigo2'4' 2, 1, (Tabla 1-2)' Use fliP-floPsT' la siguiente secuenciabinaria G-ru. Diseñe los contadoresbinarios que tienen !' repetida. Use fliP-floPs JK'

i 2il L o G I c AS E C U E N c I A L (a) 0, 1,2 CAP 6 J (b) 0, 1, 2, 3, 4 (c) 0, 1,2,3, 4, b,6 6-26. Diseñe un contador-con la siguiente s e c u e n c i ab i n a r i a : 0 , 1 , l i , 2 , 6 , 4 , 5 , i y repetición. Use flip_flops r?S. 6-27' Diseñe un contador con la siguiente s e c u e n c i ab i n a r i a : 0 , 1 , J , i , 6 , 1 y repe- tición. Use flip-flops ?. 6 - 2 8 ' D i s e ñ e u n c o n t a d ' r - - c - o na s i g u i e n t e l s e c u e n c i aL ¡ i n a r i a : 0 , 4 , 2 , 1, 6 y repeti- ción. Use flip-flops J1(. 6-29. Repita el Ejemplo 6-5 usando flip-flops D. 6-30' Verifique el circuito obtenido en el Ejemplo 6-b usando el método de ra tabla de excitación. 6-31' Diseñe el circuito secuencial descrito por medio de las siguientes ecuaciones de estado. Use flip-flops JK. A(t + l): xAB+ yA,C+ ry B(t + l): xAC+ y,BC, C(r+ l): x'B+ yAB, 6-32' (a) Deduzca las ecuaciones estado para cle el circuito secuencialespebifica- do en la Tabla 6_6,Sección6-5. Liste lo.stérminos a.,\"l.rp\".ta. las funcionesde ent_rada ros flip-frops (b) Deduzca de a partir de ras ecuacrones esta- de do (v ros términos_de importa) ,\"un¿o no ei método ;b.;;;\" en el Ejemplo 6-5. Use flip-flops JK.

Registros,conta o res d y unidad de memoria ¡i\"¡i1.,f..',.r .=' 7-1 INTRODUCCION Un circuito secuencial temporizado consiste en un grupo de flip-flops y compuertas combinacionales conectados para formar un camino de reali- mentación. Los flip-flops Son esenciales porque, en su ausencia, el circuito se reduce a un circuito puramente combinacional (siempre y cuando no haya un camino de realimentación). Un circuito con flip-flops solamente se considera un circuito secuencial aun en la ausencia de compuertas combinacionales. un circuito MSI que tiene celdas de almacenamiento dentro de él es por definición un circuito secuencial. Los circuitos MSI que incluyen flip- flops .r otras celdas de almacenamiento se clasifican comúnmente por la función que ellas realizan en vez de por el nombre \"circuito secuencial\". Estos circuitos MSI se clasifican en una de tres categorías: registros, contadores o memorias de acceso aleatorio. Este capítulo presenta varios registros y contadores obtenibles en la forma de CI y se explica su opera- ción. La organiZación de la memoria de acceso aleatorio se presenta tam- bién. IJn registro es un grupo de celdas de almacenamiento binario capaz de retener información binaria. Un grupo de flip-flops constituyen un registro ya que cada flip-flop es una celda binaria que acumula un bit de informa- ción. Un registro de n-bits tiene un grupo de n flip-flops y tiene capacidad de acumular cualquier información binaria que contiene n bits. Además de Ios flip-flops, un registro puede tener compuertas combinacionales que ejecutan ciertas tareas de procesamiento de datos. En su definición más general, un registro consiste en un grupo de flip-flops y compuertas -que afectan su transición. El flip-flop retiene información binaria y las compuertas controlan cuándo y cómo se trasfiere la nueva información al registro. Los contadores se introdujeron en la Sección 6-8. Un contador es esencialmente un registro que pasa por una secuencia predeterminada de estados después de la aplicación de pulsos de entrada. Las compuertas en un contador se conectan de tal manera que se produce una secuencia preestablecida cie estados binarios en el registro. Aunque los contado-

\\ 266 R E G I S T R o S o N T A D o R E S U N I D A DD E M E M o R I A c, Y CAP 7 res son un tipo especial de registro, es común diferenciarlos dándoles un nombre especial. Una unidad de memoria es una colección de celdas de almacenamiento conjuntamente con los circuitos asociados necesarios para trasferir la infbrmación de entrada y salida. Una memoria de acceso aleatorio (RAM) difiere de una memoria de solo lectura (ROIVI) en que una RAM puede trasferir la información acumulada hacia afuera (lectura) y también es capaz de recibir nueva información para almacenamiento (escritura). Un nombre más adecuado para tal memoria podría ser memoria de Lecturu y escritura. t Los registros, los contadores y las memorias se usan externamente en el diseño de sistemas digitales en general y computadores digitales en particular. Los registros pueden usarse también para facilitar el diseño de circuitos secuenciales. Los contadores son útiles para generar variables de tiempo para temporizar y controlar las operaciones en un sistema digital. Las memorias son esenciales para almacenar los programas y los datos I en un computador digital. EI conocimiento de las operaciones de estos componentes es indispensable para la comprensión de la organización y diseño de los sistemas digitales. 7-2 REGISTROS varios tipos de registros estándisponibles circuitosMSI. El circuito en más simple es aquel que consiste en flip-flops sin ninguna compuerra externa. La Figura 7-1 muestra tal registro construido con cuatro flip-flops tipo D y un pulso de reloj común de entrada. El pulso de reloj de entrada, cP, habilita todos los flip-flops de manera que Ia información disponible al presente en las cuatro entradas pueda ser trasferida al registro de 4 bits.'Las cuatro salidas pueden ser cateadas para obtener Ia información acrrmulada en el registro. I3 Figura 7-1 Registro de 4 bits La forma en que los flip-flops de un registro se disparan es de supre- ma importancia. Si los flip-flops se construyen con compuertas retenedo- ras tipo D (gated D-type latches) como en la Figura 6-5, la información presente en la entrada (D) de datos se trasfiere a la salida Q cuando el habilitador (cP) es 1. cuando cP va a cero, la información que estaba

R E G I S T R O S6 7 2 sEc.7-2 presenteen la entrada de datos justamente antes de la transición es re- ienida en Ia salida Q. En otras palabras los flip-flops son sensiblgt*u lu que.CP: t' á\"r*i¿\" dei pulso, y el registro\"e ttabihta durante el tiempo Un registro qrr\" .urponde á la duración del pulso se _llama comúnmente ;;*p;;;;t ,\"irn\"doíi (gated latch), v la enlrada CP se marca con la uu.iuUt\" G (en vez de CF). los retenedores útiles para almacenamiento son un destino ex- i\"\"rp\"ráf de Ia información binaria que se va a trasferir a el diseño de circuitos secuenciales que tienen terno. No se deben usar en conexiones realimentación. -- de en el C;;\" ,e e\"pliá-\"n la Sección6-3, un flip-flop puedeser usado temporizadossiempre y cuando sean sen- ¿ire¡o áe circuüOs selue-nciáles pulso. Esto signi- .rbi;r'a la transiciO\"'Oripút.q u., ueZde la duración del ii;;\"\" los flip-flops en ei registro debenser del tipo de.disparopor flanco ;';;;;r;;i\"f!t\".'N\".malmJnte no es posibledistinguir en un diagrama por i¿gü'.;6\"d\"';\" flip-flop es un retenedor de compuerta, se dispara gráficos de las tres son flanco ó es maestro erclávo, porque los símbolos a la unidad' ig\";i;. La distinción debe hácersea partir del nombre dado ü;;;;p\" de flip_flopssensibles a duración de pulso se.llaman por lo gene- sensiblesa ral-un retenedor(l;tch), mientras que un grupo de flip-flops a\" p\"f.i, se llaman ,n ,\"gittro.* Un registro puede ser siempre i¡;\".i.i¿l con el fin remplazadopor un ,\"tenedor, si el remplazose hace con cuidado á\" á.\"gururr. qu\" las salidas del retenedor nunca vayan a otras entradas deflip.flopsqueesténactivadasconelmismopulsoderelojcomún.Err que cualquier grupo de iu, ai...,.iones subsiguientes, asumirá siempre se son hip i\"ñ dibujados ónstituye un registro v que !od9s los flip-flops del tipo de disparo por flanco o maestro \".\"luub. Si el registro es sensible (latch)' u-tu arr.u\"ión del ptiro' será tratado como un retenedor R e g i s t r oc o n c a r g a e n P a r a l e l o como la La trasferenciade nueva información a un registro se denomina carga del registró. si-!-g!os los bits del registro se cargan simultáneamen- ;;;;\";\" sio pulro de'reloj, se dice q.r\" lu carga_se hace en paralelo.Un \"bp p\"fr. a la entrada a\"t .egi.tto de _la Figura 7-1 cargarátod¿s iu. entradas en paralelo. En esta configuración,el pulso de reloj \"pfi\"ado debe aislarse del terminal CP si el contenido del registro se debe dejar \"rruiro sin cambio. En otras palabras, Ia entrada CP actúa como una señal de habilitación Ia cual co.ttrola la carga de la nueva información al registro' Cuando CP va a 1, la información de entrada se carga al registro. Si 9P p.t-u\"\".. en 0, el contenido del registro no cambia. Nóteseque el gampio de estadoen la entrada ocurre en el flanco positivo del pulso. Si el flip-flop cambia de estado en el flanco negativo, habrá un pequeñocírculo debajo del símbolo de triángulo en la entrada CP del flip-flop' La mayoría de Tos sistemas digitales tienen un generadorde pulsos pul- de reloj maestro que suministra un tren de pulsos de reloj. Todos los *or ¿. reloj se upii.un a todos los flip-flops y registros en el sistema. El *Por 7 ' 1 1 7 5e s ejemplo el cI tipo 7475es un retenedo¡ de 4 bits, mientras que el cI tipo un registro de 4 bits.

268 REGISTROS. CONTADORES Y UNIDAD MEMORIA DE CAP. 7 generadorde pulsos de reloj maestro actúa como una bomba que suministra un ritmo a todas las partes del sistema. una seiral de control separada decide e.ntonces qué pulso de reloj específico tendrá un erectoen un registro particular. En tal sistema, los pulios de reloj debenser, con¡untamente con la señal de control, aplicadosá un, .o-pueit, AND pár\" qu\" ra salida de esta última se aplique al terminal cp d;l .\"gi.f.o-r;;trado gura 7-1. cuando la señal de control es 0, la saliáa en la Fi_ de la compuertaAND será 0 y la información almacenadaen el registrop..Áun.cárá sin cambiar. Solamentecuando la señal de control 1, er pulso de reloj p\".u.l fo, '{ \". -u¡t la compuertaAND y llegará al terminal cp pára.iru l\" nu\"uu información s€ cargue al registro. Tal variable de controi se lllma terlÁinaL de control de carga. El colocar una compuerta AND en.el camino de los pulsos de reloj significa que la lógica se ejecuta con pursos de reloj. Ei-ágr\"gu, compuertas lógicas produce .retardos _de propagaciónentre ér g\"*?\"a\", ¿er prrl.o maestro y las entradas de reloj de los flip-flops. para \"sincronizar comple_ I Carga Figura 7-2 Registro de 4 bits con ca¡ga en paralelo \\

sEc. 7-2 tamente un sistema es necesarioaseg¡rarseque todos los pulsos de reloj REGISTROS269 t f f llegan al mismo tiempo a todas las entradas de todos los flip-flops de-tal ,rruLr\".uque todas cambian simultáneamente. Al ejecutar lógica con pulsos de reloj se introducen demoras variables que pueden sacar al sistema de sincronlsmo. Por esta razón, es aconsejable(pero no necesariosiempre y cuando la demorano se tenga en cuenta) aplicar pulsosde reloj directamente a todos los flip-flops y controlar la operacióndel registrocon otras entradas, tales como las entradasS y ft de un flip-flop RS. Un registro de 4 bits con un terminal de control de carga a base de flip-flops ñs .. muestra en la Figura 7-2. El terminal cP del registro re- ciüe pul.os sincronizadoscontinuos los cuales se aplican a todos los flip- flops. El inversor en el camino de CP causa que todos los flip-flops se dispa- Carga }H t.it ir ii{ l;1 l5 i rti- ,li ¡ uti Borrado l+ lir ¡t Figura 7-3 Registro con carga en paralelo con flip-flops D $ rli H :3

270 R E G I S T R o S ,o N T A D o R E SY U N I D A D D E M E M o R I A c CAP, 7 ren por el flanco negativo de los pulsos entrantes. El propósito del inversor es reducir la carga del generador de pulsos maestros. Eslo es debido a que el terminal CP se conecta solamente a una compuerta (el inversor) en vez de a las entradas de las cuatro compuertas qne .e hubieran podiáo necesitar si las conexiones se hubieran hecho directamente a loi terminales cie reloj de los flip-flops (marcados con pequeños triángulos). El terminal de borrado (clear) o de puesta u ceio va a un terminal especial en cada flip-flop a través de una compuerta separadora no inver- sora (noninverting buffer gate). Cuando este terminal va a 0 el flip-flop se borra asincrónicamente. La entrada de puesta a cero se usa p\"ru il\"rrui al registro a ceros antes de la operación en cadencia. La entredá de puesta a cero debe mantenerse en 1 durante las operaciones normales tempori- zadas (ver Figura 6-14). El terminal de carga pasa a través de una compuerta separadora (para reducir la carga) y a través de una serie de compuértas ANb va a los-terminales I y s de cada flip-flop. Aunque los pulsos de reloj están presentes continuamente, en el terminal de carga que controla la óperación del re- gistrc. Las dos compuertas AND y el inversor asociado con cada terminal 1 determinan los valores de ^R y s. si el terminal de carga es 0, ambos R y s son cero, y no ocurrirá cambio de estado con ningún pulso de reloj. Así, la señal del terminal de carga es una variable de controi la cual puedl + prevenir cualquier cambio de información en el registro siempre qué esté su señal en 0. Cuando el control de carga vaya a l-. las entradas 1, hasta 1., especificarán qué información binaria se carga al registro en el siguiente pulso de reloj. Para cada 1 que sea igual a 1, las entradas del flip-flop c o r r e s p o n d i e n t e ss o n s : 1 , R : 0 . Para cada 1 que sea igual a 0, lás en- t r a d a s d e l o s f l i p - f l o p s c o r r e s p o n d i e n t e ss o n S : 0 , n : 1 . Así, el valor de la entrada se trasfiere al registro, si el terminal de carga es 1, el terminal 'Je borrado es 1, y el pulso de reloj pasa de 1 a 0. Este tipo de trasferencia se llama trasferencia de carga en paraLelo porque todos los bits se cargan simultáneamente. Si la compuerta separadora asociada con la entrada de carga se cambia a una compuerta inversor, entonces el registro se carga cuando el terminal de carga es 0 y se inhibe cuando es 1. un registro con-carga paralela puede ser construido con flip-flops D como se muestra en la Figura 7-3. Los terminales de reloj y de borradó son los mismos que antes. cuando el terminal de carga i, lu, entradas 1 s-etrasfieren al registro en el pulso siguiente de reloj. \".\" Cuando el terminal de carga es 0, las entradas del circr.¡ito se inhiben y ios flip-flops D se cargan con su valor presente, manteniendo así el contenido del iegistro. La conexión de realimentación en cada flip-flop es necesaria cuarráo se usa del tipo D ya que el flip-flops tipo D no tiene una condición de entrada de \"no cambio\". La entrada D determina el siguiente estado de la salida con cada pulso de reloj. Para dejar la salida sin cambiar, es necesario hacer la entrada D igual a la salida presente Q en cada flip-flop. Configuración con lógica secuencial Se trató en el Capítulo 6 que un circuito secuencial temporizado consiste en un grupo de flip-flops y compuertas combinacionales. Como los resistros

Valor de estado siguiente Registro C ircuito combinacional Salidas Figura 7-4 Diagrama de bloque de un circuito secuencial es convenientealgunas están disponiblesfácilmente como circuitos MSI, veces emplear un registro como parte d.e.un -áá'Utoqrr\" circuito secuencial'un dia- ;;;;\" de irn circuito secuencialque usa u¡ registro se muestra :;il risr;\\-a. El estado presente del registro y las entradas externas y los valores. de las salidas determinan el siguienle estaio del registro\" el siguiente estado externas. Parte del ci.\"uito combinaciánal d-etermina y la otra parte generála. sulidas. El siguiente valor del estadodel circui- pulso de reloj' Si el registro to combinacionalse cargaen el registroóott un tiene un terminal ¿\" li.gu, te dJbe establecera 1; de otra manera' si el el siguiente registro no tiene t\".-i.,\"i á\" .\"rgu (como en la Figut&'i-'t\\, valor del estado será trasferido automáticamenteen cada pulso.de reloj' secuencial puede La parte de ciicuito combinacionalde un circuito ser ejecutada por.\"\"rq\"i.t\" de losrnétodos discutidos en el capítulo 5' Se puedeconstruir;;;;;*p\";rtas.SSI con ROM' o con trn arreglológico registro,es posible reducir-el diseño de un o-ár\"rrá¡i\" tplnl.-ü.u\"ao^un conectadoa un registro' cicuito secuencialal de un circuitó \"o-'bittu.ional cuya tabla EJEMPLO 7-I: Diseñar un circuito secuencial de estadose lista en Ia Figura 7-5(a)' 42. una en- La tabla de estado eJpecificados flip-f loPSA r Y y' Ét tiguiente.estado e información de sa- trada r y una \".t.uáa iidu .\" o\"bti.tt\" directamentede la tabla: A,(t + l) : )(4, 6) Ar(t + l) : )(1, 2,5,6) y(Ap Az,x) : )(3, 7) A\" At y Los valores de términos mínimos son para las salidas r, i\". .\"^i\"s son el estado presentey las variablesde entrada' Las il;;io\".; para el siguiente v la salida pueden ser simpli- \"*iráo ficadaspoi medio de maPasPara dar: At(t + l): Aé' A z Q+ l ) : Az@x l:Azx EI diagramalógicose muestraen la Figura 7-5(b)' 271

Estado Entra Estado presente da siguiente Salrda At A2 x At A2 v 000 00 0 001 0l 0 010 0l 0 011 00 I 100 l0 0 l0l 0l 0 ll0 ll 0 lll 00 I (a) Tabla de estado (b) Diagrama lógico Figura 7-b Ejemplo de configuración de un circuito secuencial Tabla de verdad de la ROM Di¡ección Salidas r23 123 000 000 001 010 010 010 0ll 001 I I 100 100 l0l 010 2 2 rl0 rl0 lll 001 3 3 Figura 2-6 Circuitosecuencial usaun registro que y una ROM EJEMPLO Z-2: Repítase el Ejemplo T_1 p€ro úsese ahora una ROM y un registro. La ROM puede usarse para configurar el circuito combina_ cional y el registro suministiará los nfo-nops. El número de entradas de la RoM es igual ar número ae nii-rtops más el número de ent¡adas externas. El número de saridas de ia RoM es igual al nilmero de flip-flops más el número de salidas externas. En este caso se tienen tres entradas y tres salidas de ra RoM; de tar forma que su tamaño puede ser de g x 3. La configuración se muestra en la Figura 7-6. La tabla de verdad de la RdM es idéntica a la tabla de estado.\"o.\" .,entradas,, :\":t_4o presente\" y especifican- do la dirección de la RoM y él \"estado.ig,ri\".,tr;y las,,salidas,, que especifican las salidas de la RoM. Los valores del estado si_ g'iente deben ser conectadosde las salidas de la RoM a las en_ tradas del registro. 7-3 R E G I S T R O SE D E S P L A Z A M I E N T O D Un registro capaz de desplazar su información binaria hacia la izquierda o hacia la derecha se llama registro de desplazamiento. ia confieuración 272

sEc.7-3 R E G I S T R O D E D E S P L A Z A M I E N T O7 3 S 2 lógica de un registro de desplazamiento consiste en una cadena de flip- flops conectados en cascada, con la salida de un flip-flop conectado a ia entrada del siguiente. Todos los flip-flops reciben un pulso de reloj común el cual causa el deplazamiento de un estado al siguiente. El registro de desplazamiento más sencillo es aquel que usa solamente flip-flops como se muestra en la FiguraT-i.La salida Q de un flip-flop dado, se conecta a la entrada D del flip-flop a la derecha. Cada pulso de reloj desplaza el contenido del registro un bit en posición a Ia derecha. La entrada seríal determina qué va en el flip-flop de la extrema izquierda durante el desplazamiento. La salida seriaL se toma de la salida dei flip-flop de la extrema derecha después de la aplicación de un pulso. Aunque este registro desplace su contenido a la derecha, si se voltea la página se observa que el registro desplaza su contenido a la izquierda. Así un registro de desplazamiento unidireccional puede funcionar como un registro de desplazamiento a Ia derechao a Ia izquierda. El registro en la F'igura 7-7 desplaza un contenido con cada pulso de reloj durante el flanco negativo del pulso de transición. (Esto es indicado por el pequeño círculo asociado con la entrada de reloj en todos los flip- flops.) Si se requiere controlar el desplazamiento de tal manera que ocurra solamente con ciertos pulsos pero no con otros, se debe controlar el ter- m i n a l C P d e l r e g i s t r o . S e m o s t r a r á m á s a d e l a n t e , q u e l a s o p e r a c i o n e sd e desplazamiento pueden ser controladas a través de las entradas D de los flip-flops en vez de a través del terminai CP. Si se usa el registro de la Figura 7-7 se puede controlar el desplazamiento por medio de una compuerta AND como se muestra a continuación. Trasferencia en serie Se-,dice que un Si;!e-¡4e digital operq en modo serie cuando la información seJrasfieie.y,g.e ^á\"ipu1á-un bit ea cadá iiempo. EI conte\"iaó a\" un\"registro se trasfiere a otro desplazando los bits de un registro al siguiente. La información se trasfiere bit a bit, uno cada vez desplazando los bits del registro fuente hacia el registro de destino. La trasferencia en serie de la información del registro A al registro B se hace con registros de desplazamiento, como se muestra en el diagrama de bloque de la Figura 7-8(a). La salida serial (S0) del registro A va a la entrada serial (SI) del registro B. Para prevenir la pérdida de información almacenada en el registro fuente, al registro A se le hace circular su infor- mación conectando la salida serial a su terminal de entrada serial. El con- Entrada Salida serial serial Figura 7-7 Registro de desplazamientcr

274 R E G I S T R O S ,O N T A D O R E Y U N I D A D D E M E M O R I A C S CAP. 7 tenido inicial del registro B es desplazado hacia afuera a través de su salida serial y se pierde a no ser que se desplace a un tercer registro de desplazamiento. La entrada de control de desplazamiento determina cuán- do y cuántas veces se desplazan los registros. Esto se hace por medio de la compuerta AND que permite pasar los pulsos de reloj a Ios terminales CP solamente cuando el control de desplazamiento es 1. Supóngase que los registros de desplazamiento tienen cuatro bits cada uno. La unidad de control que supervisa la trasferencia debe ser designada de tal forma que habilita los registros de desplazamiento por medio de la señal de control, para una duración de tiempo fija igual a cuatro pulsos de reloj. Esto se muestra en el diagrama de tiempo de la Figura 7-8(b). La señal de control de desplazamiento se sincroniza con el reloj y cambia su + valor justamente después del flanco negativo del pulso de reloj. Los siguientes cuatro pulsos de reloj encuentran la señal de control de desplazamiento en el estado 1, de tal manera que Ia salida de la compuerta AND conectada a los terminales CP, producen los cuatro pulsos Tr, Tr, Tz y ?r. El cuarto pulso cambia el control de desplazamiento a 0 y los registros d e d e s p l a z a m i e n t os e i n h a b i l i t a n . Asúmase que el contenido binario de A antes del desplazamiento es 1011 y que el de B es 0010. La trasferencia en serie de A a B ocurrirá en L Reloj Cont¡ol de desplazamiento (a) Diagrama de bloque I I I Cont¡ol de d6plazamiento * [LfLfLft Tl T2 T3 T4 (b) Diagrama de tiempo Figura 7-8 Trasferencia en serie del registro A al registro B

SEC.7-3 R E G I S T R OD E D E S P L A Z A M I E N T 2 7 9 S O muestra en la Figura 7-10. El bit de arrastre del sumador completo se trasfiere al flip-flop D. La salida de este flip-flop se usa entonces como arrastre de entrada para el siguiente par de bits significativos. El contenido de los dos registros de desplazamiento se desplaza a la derecha por un período de un tiempo palabra. Los bits de suma de Ia salida S del sumador comple- to pueden ser trasferidos a un tercer registro de desplazamiento. Des- plazando la suma a A mientras que los bits de A se desplazan hacia el ex- terior, es posible usar un registro para almacenar el sumando y los bits de suma. La entrada serial (SI) del registro B es capaz de recibir un nú- mero binario nuevo mientras que los bits de suma se desplazan hacia afuera durante la suma. La operación del sumador en serie es como sigue. Inicialmente, los registros A almacenan el sumando, el registro B almacena el otro sumando y el flip-flop de borrado se lleva a 0. Las salidas seriales (SO) de A y B suministran un par de bits significativos para el sumador completo en r y y.La salida Q de los flip-flops da el arrastre de entrada z. El control de desplazamiento a la derecha habilita ambos registros y el flip-flop del bit de arrastre; de esta manera, en el siguiente pulso de reloj ambos registros se desplazan a la derecha, el bit suma de S entra en el flip-flop de la extrema izquierda de A, y el arrastre de salida se trasfiere al flip-flop Q.Ei control de desplazamiento a Ia derecha habilita los registros por un núme. ro de pulsos de reloj iguales al número de bits en los registros. Para cada pulso de reloj sucesivo, se trasfiere un bit suma nuevo a A, un nuevo bit de arrastre a Q y ambos registros se desplazan una vez a la derecha. Este proceso continúa hasta que el control de desplazamiento a la derecha se Desplazar de¡echa ap Figura 7-1O Sumador en serie

2& R E G I S T R o S ,o N T A D o R E S U N I D A DD E M E M o R I A C Y CAP.7 inhabilita. Así, se lleva a cab. la suma pasando cada par de bits coniu.- lamente con ei arrastre previo a través de un circuitci sumador compieto sencillo y trasfiriendo ia suma, un bit a ia vez, al registroA. s i e l n ú m e r o n u e v o t i e n e q u e a g r e g a r s ea i c o n t e n i d o d e l r e s i s t r o ;{. este número debe ser trasferido primero en serie al registro É. Repitienclo el proceso u.a vez más se agregará el segundo númeio ar ,úmeri previo en A. comparando el sumador en serie con el sumador en paralelo descritr.r e n . l a s e c c i ó n 5 - 2 , s e n o t a n l a s s i g u i e n t e s d i f ' e r e n c i a s .E l sumador en paralelo debe usar re.gistros con capacidad de carga en pararelo, que el sumador serial usa registroi de desplazam]ento. mientras b-l-,rú.¡\".n cie cir- & cuitos del sumador completo en er sumadoi en paralelo es igual al númercr de bits en los números binarios, mientras qrr\" él sumador en serre requiere soiamente un ci¡cuito sumador completo y un flip-flop para el arrastre. I'')xcluyendo los registros, el sumado. er.rpaialelo es un'circuito combinacional, mientras que el sumador en serie es un circuito secuencial. El circuito secuencial en el sumador serial consiste en un circuito sumador completo y un flip-flop que acumula el arrastre de salida. I Esta es una ope- r.ació.nen serie típica porque ei resurtado de una operaci¿\" de un tiempo de bit, puede depender no soramente en las entradai p.\"..\"t.. sino en Ias entradas previas. Para mostrar que las operaciones de un tiempo der bit . en los computa- d . o r e se n . s e r i e r e q u i e r e n u n c i r c u i t o s e c u e n c i a l , s e d i s e ñ a r á el sumador se_ rial considerandoel circuito secuencial. EJEMPLO 7-3.. Diseñar un sumador en serie usando el procedimiento de lógica secuencial. Primero se debe estipular que dos registros de desplazamien- to están disponibles para almacenar los números binaiios que se agregan serialmente. Las salidas seriales de ios registros se designan con las variables r y -1. El circuito secuencia\"iqu\"-.\" rru u diseñar no incluirá registros de desplazamiento,se colocaran mas tarde para mostrar la unidad completa. El circuito secuenciar adecuado tiene dos entra-das, x y ,- que suministran un par de b.its s^ignificativos, una salida s que\"genera los bits ,;-u t ót rtip_ flop Q para almacenar el arrastre. EI estado p..runt, áu\"q rrr,ni- nistra.el valor presente del arrastre. El pulso áe reloi q.r, airpturu el registro habilita el flip-flop e para cargar el arrástre nuevo. Este arrastre es usado con el siguiente par de bits en x y y. La 3!13 de estado que especifica el circuito secuenciar se da en ra Tabla 7-3. El. estado presente de Q es el valor presente del arrastre (car_ ry) El arrastre presente en Q se ugrega conjuntamente con Ias entradas r y y para producir el bit suáa en la salida S. EI siguien_ te estado de Q es equivalente al arrastre de salida. Nótese que las entradas de la tabla de estado son idénticas a ras entradas en la tabla de verdad del sumador completo excepto que el arrastre de entrada (input carry) está ahorá presente en el estado o

\"tabla 7-3 Tabla de excitación para rrn sumador en serie Estado Estado FJip-flops presente Entradas siguiente Salida de entrada a JQ KQ 0 000 0 OX 0 010 I 0x 0 100 I I OX 0 lll 0 IX I 00Ó I X1 I 0ll 0 XO I i0l 0 XO I lll I XO y el arrastre de salida (output carry) está ahora en el estado siguiente de Q. Si se usa un flip-flop D para Q, se obtiene el mismo circuittl que el de la Figura 7-10 debido a que los requerimientos de la entrada D son los mismos que los valores del siguiente estado. Si se usa un flip-flop JK paru Q, se obtienen los requerimientos de excitación de entrada listados en la Tabla 7-3. Las tres funciones de Boole de interés, son las funciones de entrada del flip-flop para JQ v KQ y la salida S. Estas funciones se especificanen la tabla de excitación y pueden ser simplificadas por medio de los mapas: Figura ?-11 Segunda forma de un sumador en serie 2Bl

JQ: ,y KQ:x'y':(x+y)' S:x@y@e como se muestra en la Figuru 7-!r, el circuito consisteen tres compuertasy un flip-flop JK. Los dos registrosde desplazamiento se incluyen también en el diagrama para mostrar el sumador completo en serie. Nóteseque la salida s es una función no solamente de r y y sino también del estadopresentede Q. EI siguienteestado de Q es una función de valores presentes r y ), que resultan de de las salidas en serie de los registrosde desplazamiento. 7-4 C O N T A D O R E SD E R I Z A D O Los contadoresMSI vienen en dos categorías: contadoresde rizado y con- tadoressincrónicos. En un contadorde rizado, la transiciónde salida del flip-flop sirve como fuente para disparar los otros flip-flops. En otras palabras las salidas cP de todos los flip-flops (con excepciónde la primeraI se disparan no por los pulsos de entrada sino por la transició. q.te ocurre en los otros flip-flops. En un contador sincrónico, los pulsos de entrada se aplican a todas las entradas CP de todos los flip-flops. El cambio de estado de un flip-flop en particular es dependientedel estado plesente de otros flip-flops. Los contadoresMSI sincrónicosse discuten en la siguiente sec- ción. Aquí se presentan algunos contadorescomunes de rizado MSI v se explica su operación. Contador binario de rizado un contadorbinario de rizado consisteen una conexiónen serie de flip- flops complementarios (tipo 7 ó JK), con Ia salida de cada flip-flop \"o.r.\"- tado a la entrada cP del siguiente flip-flop de mayor orden. El ?tip-nop que almacena el bit menos significativo recibe los pulsos de cuenta ,1\" trada. EI diagrama de un contador de rizado binaiio de 4 bits se muestra \"t-- err la F-igura7-12. Todas las entradas J y K son iguales a l. El pequeñ,r círculo en la entrada CP indica que el flip-flop se complementaduiante Ia transición del flanco negativoo cuandr¡la salida a la cual está conectada Figura 7-12 Contador binario de rizado de 4 bits 282

.E r¡t Tabla 7-4 Secuencia de cuenta para un contador binario de rizado i1 i: I Secuencia de cuenta Condiciones para complementar los flip-flops A4 A3 A2 AI 0000 ComplementarAt 0001 ComplementarAt A . l irá de 1 a 0 y complementaA2 0010 ComplementafA, 00ll ComplementarA, A l irá de 1 a 0 y complementa A2 ; 0r00 f-\\^l ComplementarA, A 2 irá de 1 a 0 y complementa.4,3 0 I 0 -'lo C o m p l e m e n t a r A , A l irá de 1 a 0 y complementa A, 0l f Complementar At 0lll Complementar At A I irá de 1 a 0 y complemerti: 1,, ; I A2 irá de 1a 0 y complerneriia 1 : A ^A^l 1000 y así sucesivamente A3 irá de 1 a 0 y complemenra,4, va de 1 a 0. Para entender la operación de un contador binario, se debe' hacer referencia a la secuenciade cuenta dada en la Tabla 7-4. Es obvio que el bit de más bajo orden A, debe ser complementado con cada pulso de cuenta. Cada vez que A, va de 1 a 0, este complementa Ar. Cada vez q u e 4 2 v a d e 1 a 0 , e s t e c o m p l e m e n t a , 4 3 y a s í s u c e s i v a m e n t e .P o r e j e r n - plo. tómese la transición desde la cuenta 0111 hasta 1000.Las flechas en Ia tabla enfatizan las transiciones en este caso. A, se complementa con el pulso de cuenta. Como .41 va de 1 a 0, este dispara 42 y lo complementa. Como resultado, A2 va de 1 a 0, lo cual a su turno complementa A,. A.¡ va de 1 a 0, Io cual complementa Ar. La transición de salida de A.,,.si se conecta al siguiente estado, no dispara el siguiente flip-flop ya que ésta va desde 0 hasta 1. Los flip-flops cambian cada uno a su tiempo en rápida cadencia y la señal se propaga por el contador a manera de rizo. Los contadores de rizo se llaman algunas vecescon¿odores sincrónicos. a Un contador binario con una cuenta invertida se llama un contador bínario decreciente. En este contador la cuenta binaria se disminuye en 1 con cada pulso de cuenta de entrada. La cuenta de un contador decreciente de 4 bits comienza con el binario 15 y continúa con las cuentas binarias 7 4 , 1 , 3 ,1 2 , , 0 p a r a p a s a r d e n u e v o a 1 5 . E l c i r c u i r o d e l a F i e u r a T - 1 2f u n - c i o n a r á c o m o u n c o n t a d o r b i n a r i o d e c r e c i e n t es i l a s s a l i d a s s e t o m a n d e los terminales complementados Q' de todos los flip-flops. Si sólo están disponibles las salidas normales de los f lip-flops, el circuito debe ser modificado ligeramente de la forma descrita a continuación. Una Iista de una secuencia de cuenta de un contador binario decreciente muestra que el bit de menor orden debe ser complementado con cada pulso de cuenta. Cualquier otro bit en la secuenciaes complementado, si el bit previo de menor orden va de 0 a 1. Por tanto, el diagrama de un contador binario decreciente se ve de la misma forma que el de la Figu- 283

2A R E G I S T R O S ,O N T A D O R E Y U N I D A D D E M E M O R I A C S CAP. 7 ra 7-r2, teniendo en cuenta que todos los flip-flops se disparan con ei flanco positivo del pulso. (EI pequeño círculo en la entrada CP debeestar ausente.) Si se usan flip-flops de disparo por flanco negativo, entonces la entrada cP de cada flip-flop debe estar conectadaa Ia salida Q' del flip- flop anterior. Entonces cuando Q vaya de 0 a 1, Q, irá de 1 a 0 y se comple- mentará el siguienteflip-flop como se requiere. Contador BDC de rizado un contador decimal sigue una secuencia diez estadosy regresa 0 desde a pués de Ia cuenta de 9. Tal contador debe tener por Io menos cuatro flip- + flops para representar cada dígito decimal, como un dígito decimal se representapor medio de un código binario con cuatro bits al menos. La secuenciade estadosen un contador decimal se deduce del código binario usado para representarun dígito decimal. Si se usa BDC, la secuenciade estadoses como se muestra en el diagrama de estado de la Figura ?-18. Esto es similar a un contador binario, excepto que el estado despuésde 1001 (código para el dígito decimal 9) es 0000 (códigopara el dígilo decimal 0). @-o-@-@-@ ir it @-@-@-@*@ Figura 7-13 Diagrama estado un contador decimal de de BDC El diseño para un contador de rizado decimal o para cualquier contador de rizado que no siga la secuenciabinaria no es un procedlmientodi- recto. Las herramientasformalesdel diseño lógico puedenservir solamente com-ouna guía. Un producto satisfactoriamenteacabadorequiere la inge- nuidad e imaginación del diseñador. El diagrama lógico de un contador de rizado BDC se muestra en la Figura 7-14.* Las cuatro salidas se designanpor el símbolo Q con un suscrito numérico igual a la cargabinaria del bit correspondiente el código en BDq Los flip-flops se disparan en el flanco negativo,es decir, cuando la señal cP va de 1 a 0. Nóteseque la salida de Q' es aplicada a las entradas cP de ambas Qz y Qs y Ia salida de Qz se aplica a la entrada cp de Q+. Las entradasJ y K se conectana una señal permanentede 1 a las salidas de los flip-flops como se muestra en el diagrama. un contador de rizado es un circuito secuencialasincrónicoy no puede ser descrito por ecuacionesde Boole desarrolladaspara desóribir circuitos secuencialestemporizados.Las señales que afectan la transición *Este circuito es similar al CI tiDo 7490.

Figura 7-14 Diagrama lógico de un contador de rizado BCD del flip-flop dependen del orden en el cual cambian de 1 a 0. La operación para las á.i .o\"tua\". puede ser explicada por una lista de condiciones irarrriciones dl los flip-flops. Estas condiciones se deducen del diagrama Iógico y del conocimiento de cómo opera un flip-flop Jll. Téngase en cuenta :\\ y se po- cu\"attaola entrada CP va de 1 a 0, el flip-flop se pone a uno si J ne a cefo si K:1, se complementa siJ: K--1, y se deja sin cambiosiJ: de K--0. Las siguientes soi las condiciones para la transición de estado cada flip-flop: 1. Qr se complementa en el flanco negativo de cada pulso de cuenta. 2. Q2 se complementa si Q, :0 y Q' va de I a 0' Q: se borra si Qt :1YQr vadela0' 3. Qn se complementa cuando Qz va de 1 a 0' 4. Qe se complementa cuando QnQ,r : 11 y Qr va de 1 a 0' Qt se bo- rrasiQ, óQ2 es0YQr vadela0' Para verificar que estas condiciones resultan en Ia secuencia requerida por un contadoi de rizado BDC, es necesario verificar que las transi- Pulsos de conteo L-rL-n-[ Ql n,o o [--l-ln o IT--'_lo -r--l Q4 o o o -j--!---qji I Or o o tg Figura?-lsDiagramadetiempoparaelcontadordecimaldelaFiguraT-14 285

Qs Qa Q2 Q1 Qa Q¿ Qz Qt I o 2 dígito lo I dígito too dígito Figura 7-16 Diagrama de bloque de un contador BDC decimal de 3 décadas ciones del flip-flop sigan ciertamente una secuencia de estados como se especifica por el diagrama de estado de la Figura ?-13. Otra manera de verificar la operación del contador es deducir el diagrama de tiempo para cada flip-flop de las condiciones listadas anteriormente. Este diagrama se muestra en la Figura 7-15, con los estados binarios listados después de cada pulso de reloj. Q1 cambia de estado después de cada pulso de reloj. Q2 se complementa cada vez gue Qr va de I a 0 durante el tiempo en que Q, :0. Cuando Q¡ se vuelve 1, Q2 permanece en 0. Qn se complementa cada vez eue Qz va de 1 a 0. Q* permanece en puesta a cero durante el tiempo en que Q, ó Q, es 0. Cuando arnbas Qz y Q* se convierten en 1, Q, se complementa cuando Q, vaya de I a 0. Q¡ se pone a cero en Ia siguiente transición de Q, . .l EI contador BDC de Ia Figura 7-14 es un contador en década, ya que cuenta desde 0 hasta g. Para contar en decimal de 0 hasta 99 se necesitan dos contadores en década. Para contar desde 0 hasta 999 se necesitan tres contadores en década. Los contadores multidécada pueden construirse conectando ios contadores BDC en cascada, uno para cada década. Un contador de tres décadas se muestra en la Figura 7-16. Las entradas de la segunda y tercera décadas vienen de Q* de la década previa. Cuando Qs en una década va¡ra de 1 a 0, esta dispara la cuenta para la década contigua de mayor orden mientras que su propia década va de g a 0. Por ejemplo, Ia cuenta siguiente a 399 será 400. 7.5 CONTADORES SINCRONICOS Los contadores sincrónicos se distinguen de los contadores de rizado en que los pulsos de reloj se aplican a las entradas o terminales cP de todos los f'lip-flops. El pulso común dispara todos los flip-flops simultáneamente en vez de una a la vez en cadencia como en un contador de rizado. La de- cisión de cuándo se debe o no complementar un flip-flop se determina de los valores de las entradas J y K en el momento del pulso. Si J:K:0, el f l i p - f l o p p e r m a n e c es i n c a m b i o . S i J : K : I e l f l i p - f l o p s e c o m p l e m e n t a . Un procedimiento de diseño para cualquier tipo de contador sincró- nico fue presentadoen la Sección 6-8. El diseño de un contador binario de 3 bits se llevó a cabó en detalle y se ilustra en la Figura 6-30. En esta sec- ción se presentan algunos contadores típicos MSI sincrónicos y se explica su operación. Se debe tener en cuenta que no hay necesidadde diseñar un contador si se puede encontrar en la forma de CI comercial. 286

Contador binario El diseño de contadores binarios sincrónicos es tan simple que no es necesario pasar por un proceso de diseño lógico secuencial riguroso. En un contador binario sincrónico, se complementa el flip-flop en la posición de menor orden con cada pulso. Esto significa que las entradas J y K deben , mantenerse en la lógica 1. un flip-flop en cualquier otra posición se complementa con un pulsq siempre y cuando todos los bits en las posiciones d\" tnenot orden sean iguales a 1, porque los bits de menor orden (cuando están dados en 1) cambiarán a 0 en el siguiente pulso de cuenta. La cuenta binaria dice cuando el siguiente bit de mayor orden debe ser complementado. Por ejemplo, si el estado presente de un contador de 4 bits es A ABAI,A:: 0011, la siguiente cuenta será 0100. At se complementa siempre. 4, se complementa porque el estado presente de Ar:1. A¡ se complementa porque el estado presente de A2Ar:11. Pero Ar no se complementa por el estado presentede A|A2A¡:011, Io cual no dará una con- dición de solo unos. L o s c o n t a d o r e s ' b i n a r i o ss i n c r ó n i c o s t i e n e n u n p a t r ó n r e g u l a r y p u e d e n fácilmente ser construidos con flip-flops conrplementados y compuertas' '1 EI patrón regular puede verse claramente del contador de bits ilustrado en ia FiguruT-ll. Los terminales CP de todos los flip-flops están conecta- áár á fuente de pulsos de reloj común. La primera etapa A' tiene J y K igual a\"ü1 si el contadbr está habilitado. Las otras entradas J y K son iguales a 1 si todos los bits previos de menor orden son iguales a 1 y se habilita la cuenta. La cadena de compuertas AND generan la lógica necesaria para Ias entradas J y K en cada etapa. El contador puedeexpandirsea cualquier número de etapas; cada etapa contendrá un flip-flop adicional y una compuerta AND que da una salida de 1si todas las salidas de los flip-flops previos son 1. Nótese que los flip-flops se disparan con el flanco negativo del pulso. Esto no es esencial aquí como lo fue en el contador de rizo. El contador po- dría haberse disparado en el flanco positivo del pulso' Contador binario creciente-decreciente En un contador binario sincrónico creciente-decreciente l flip-flop en la e posición de menor orden se complementa con cada pulso. un flip-flop en iualquier otra posición se complementa con un pulso siempre y cuando todos los bits de menor orden sean iguales a cero. Por ejemplo, si el esta- d o p r e s e n t e d e u n c o n t a d o r b i n a r i o d e 4 b i t s c r e c i e n t e - d e c r e c i e n t ee s A l A 3 A 2 A t : 1 1 0 0 , l a c u e n t a s i g u i e n t e s e r á 1 0 1 1 .A , s i e m p r e s e c o m p l e - menta. A, se complementa porque el estado presente de A, :0. A¡ se complementa porque el estado presente de ArAl :00. Pero Aa no se complementa porque el estado presentede A, A2At:100, el cual no es una condición de soio ceros. U n c o n t a d o r b i n a r i o c r e c i e n t e - d e c r e c i e n t ep u e d e s e r c o n s t r u i d o c o m o se muestra en Ia Figura 7-17, excepto que las entradas de las compuertas AND deben venir de las salidas complementadasde Q' y no de las salidas 287

_i t- 6.ú c a O r. ¡- ! !¡ <,J 288

o @ O a o o 4 (, @ ¡. L b! 6:x < ú;j ro 289

29O REGISTROS, NTADORY S NIDAD E MEMORIA CO E U D C A P .7 t l normales Q de l.s flip-flops previos. Las dos operaciones se pueden combinar en un circuito. un contador binario d\" contar hácia arriba o hacia abajo se muest¡a, en la Figura T-1g. Los ufiip-flops r empleados en \" pu, este circuito pueden considerarse como flip-flops JK coi los terminales J v K unidos entre sí. cuando la entrada del cóntrol creciente es 1, el circulio cuenta hacia arriba, ya que las entradas ? se determinan a partir de los valores previos de las salidas nori:iales en e. cuando la entráda del control decreciente es 1, el circuito contará hácia abajo, ya que las salidas complementadas Q' determinan los estados de las eniradás ?'. cuando a m b a s s e ñ a l e s c r e c i e n t e y d e c r e c i e n ú es o n 0 , e l r e g i s t r o n o c a m b i a de es- t a d o p e r o p e r r n a n e c ee n l a m i s m a c u e n t a . Contador BDC un contador BDC cuenta en binario decimal codificado desde 0000 hasta 1001 y de vuelta a 0000. Debido al regreso a 0 después de la cuenta de g, un contador BDC no tiene un patrón regular como el contador binario directo. Para diseñar el circuito de un contador sincrónico BDC es necesario pasar por un procedimiento de diseño como el discutido en Ia Sección 6-8. L a s e c u e n c i ad e c u e n t a d e u n c o n t a d o r B D C s e d a e n l a T a b l a 7 - 5 . L a excitación para los flip-flops ? se obtienen de la secuencia de cuenta. Una salida y se rnuestra también en la tabra. Esta salida es igual a 1 cuanclo el contador de estado presente es 1001. De esta manera, v'p.,\"de habilitar la.cuenta-de -la siguiente década de mayor orden mientias que el mismo pulso cambia la presente década de 1001 a 0000. Las funciones de entrada del flip-flop de la tabla de excitación pueden ser simplificadas por me_diode los mapár. Los estados sin usar pára los términos mínimos 10 a 1b se toman como términos de no importa. Las funciones simplificadas se listan a continuación: TQt: I rQz: QáQ' TQq: QzQt TQa: QaQt + QoQrQt y : QeQt El circuito puede dibujarse fácilmente con cuatro flip-flops z, cinco compuertas AND y una compuerta OR. Los contadores sincrónicos BDC pueden conectarse en cascada para lbrmar un contador para los números decimares de cualquier longitud. La c o n e x i ó n e n c a s c a d as e h a c e c o m o e n I a F i g u r a T - 1 6 e x c e p t o q u e l a s a l i d a 1, debe ser conectada a la entrada de cuenta\" de la décadá siguiente de má- vor orden.

Tabla 7-5 Tabla de excitación para un contador BDC Secuencia de cuenta Entradasdel flip-flop Arrastre de salida Qa Qo Qz Qt TQa TQo TQz TQt 0000 0001 0 0001 00ll 0 0010 0001 0 00ll 0lll 0 0100 0001 0 0l0l 0011 0 0ll0 0001 0 0lll llll 0 1000 0001 0 l00l 1001 I Contador binario con carga en paralelo Los contadores usados en los sistemas digitales a menudo requieren una condición de carga en paralelo para trasferir un número binario inicial antes de la operación de conteo. La Figura 7-19 muestra el diagrama lógi- co de un registro que tiene una característica de carga en palalelo y puede operar también como un contadol.* La entrada de control de carga, cuando es igual a 1, inhabilita la secuencia de cuenta y causa la trasf'erencia de datos 1' hasta 1., a los flip-flops 41 hasta Aa respectivamente. Si la entrada de carga es 0 y la entrada del control de cuenta es 1, el circuito opera como un contador. Los pulsos de reloj causan entonces cambios del estado de los flip-flops de acuerdo a la secuencia de cuenta binaria. Si ambas entradas de control son 0, los pulsos de reloj no cambian el estado del registro. El terminal de salida del arrastre se convierte en 1 si todos los flip- flops son iguales a l mientras se habilita Ia entrada de cuenta. Esta es una condición para complementar los flip-flops que almacenan el bit siguiente de mayor orden. Esta salida es útil para expandir el contador a más de cuatro bits. La velocidad del contador se aumenta si se genera el arrastre directamente de las entradas de todos los flip-flops en vez de ir a través de una cadena de compuertas AND. De manera similar, cada flip-flop se asocia con una compuerta AND que recibe todas las salidas de los flip- flops anteriores diréctamente para determinar cuándo el flip-flop debe ser complementado. La operación del contador se resume en la Tabla l-6. Las cuatro entradas dé control: borrado, CP, carga y cuenta determinan el siguiente estado de salida. La entrada de borrado es asincrónica y cuando ésta es 0, causará que el contador sea puesto a cero, independientemente de la presencia de los pulsos de reloj de otras entradas. Esto se indica en la *Esto es similar pero no idéntico al CI tipo 74161.

2 9 2 R E G I S T R O S ,N T A D O RY S N I D A D E M E M O R I A CO EU D C A P ,7 tabla por medio de las entradas X, Ias cuales sirnbolizan las condiciones de no_importa para las otras entradas, bien sea que su valor sea 0 ó 1. La entrada de borrado debe ir al estado de 1 para Las operaciones temporiza- das listadas en las siguientes tres entradas en ia tabla. con las eniradas de carga y, cuenta iguales a 0, las salidas no cambian bien sea que se aplique un pulso en el terminal CP o no. ttna entrada.de carga d e 1 - c a u s au n a trasf'erencia de las entradas /1 a 1., al registro durant'e el flarrco posi_ ti.'o de un pulso de entrada. La información de entrada se carga a un re- giritro a pesar del valor del terminal de cuenta, porque la entracla de cuenta se inhibe cuando el terminal de carga es 1. Sl ei terrninal de cuenta se mantiene er.r 0, Ia entrada de cuenta controla la operación del contador. l,as salidas cambia' a Ia siguie'te cuenta binaria, en la transición dei flanc'positivo de cada pulso de reloi, pero no ocurre ningún cambio de estadc si la entrada de cuenta es 0. El contador de 4 bits mostrado en la Figura 7-19 puede encapsularse en un ci. Se necesitan dos cI para la construcción clé un contador de g b i t s : - c u a t r o c I p a r a u n c o n t a d o r d e 1 6 b i t s y a s í s u c e s i v a m e n t e .E l a r r a s - tre de salida de u;: cI debe ser conectadoal ierminal de cuenta del cI que almacena los cuairo bits siguientes de mayor orden del contador. Los contadores con la característica áe carga en paralelo que tienen un número especifico de bits son muy útiles en el disóño de ioi sistemas digitales. Más tarde se tratarán como registros con carga y característi, cas de incremento. La función de incremento es u.ru op\"ru\"ión que agrega 1 al contenido presente del registro. Al habilitar el control de cuentá d.-u- rante el período de un pulso de reloj. er contenido del registro se puede incrementar en 1. un contador con- carga en paralelo puede ser usado para generar cualquier número deseable de secuencias de cuenta. un co'lador de r\\ módu- los (abreviado en inglés mod N) es un contador que pasa por una secuencia repetida de N cuentas. Por ejemplo, un contadór binarió de 4 bits es un contador de 16 módulcrs(mod-16 counter). Un contador BDC es un conta_ d o r d e 1 0 m ó d u l o s ( m o d - t O c o u n t e r ). E n a l g u n a s a p l i c a c i o n e s , s e p u e d e . no estar interesado ccn ios ly' estados particulare. qúe uru el contaáor de \\' ¡nódulos. Si este es el caso, entonce; el contador con carga en paralelo puecte usarse para co;rstruir cualquier cc¡ntador de l/ módulos, siendo ly' c'ralquier valor escogirio. Esto se explica en el siguiente ejemplo. EJEMPLa z-4: construir un contador de 6 módulos usando e l c i r c u i t o M S I e s p e c i f i c a d oe n l a F i g u r a 7 _ l g . La Figura 7-20 muestra cuatro maneras en las cuales un contador con carga en paralelo puede usarse, para generar una se_ cuencia de seis cuentas. En cada caso el contro-l de cuenta se lleva a 1 para habilitar la cuenta por medio de los pulsos en la entrada cP. Se usa también el hecho de que el control de carga inhibe la cuenta y que la operación de borrado es independiente áe otras entradas de control. _ La compuerta AND en la Figura r-2a@) detecta Ia ocurrencia del estado 0101en la salida. cuando el contador está en este esta_ do, la entrada de carga es habilitada y todos los ceros de entrada

il Figura 7-19 Contadorbinario de 4 bits con cargaen paralelo Tabla 7-6 Tabla de función para el contadorde Ia Figura 7-9 Borrado CP Carga Conteo Función .-: X x X Borrar a 0 X 0 0 No cambiar i,u 1 I X Cargar entradas : t 0 I Contar siguienteestadobinario r¡ r- l ZJJ i, r T1 kt

294 R E G I S T R O C O N T A D O R E S U N I D A DD E M E M O R I A S, Y CAP 7 i se cargan al registro. Así, el contador pasa por los estados binarios 0 , 1 , 2 , 3 , 4 y 5 p a r a r e g r e s a rl u e g o a c e r o . E s t o p r o d u c e u n a s e c u e n - cia de seis cuentas. La entrada de borrado del registro es asincrónica es decir, que no depende del reloj. En la Figura 7-20(b), la compuerta NAND detecta la cuenta de 0110, pero tan pronto ocurra esta cuenta, el registro se borra. La cuenta 0110 tiene oportunidad de permanecer por algún tiempo porque el registro va inmediatamente a cero. Un pico momentáneo ocurre en la salida 42 cuando la cuenta va de 0101 a 0110 e inmediatamente a 0000. Este pico momentáneo puede.ser indeseable y por ello no se recomienda esta configrra- ción. Si el contador tiene una entrada de borrado sincrónica, es posible borrar el contador con el reloj después cle ocurrir Ia cuenta 0101. En vez de usar las primeras seis cuentas,se puede desear escogerlas últimas seis cuentas desde 10 hasta 1 5 . E n e s t e c a s o es posible tomar ventaja del arrastre de salida para cargar un A A3 ''¿ Al A ^ ^A3 A Al Cuenta: I Cuenta: 1 Borrado - I +Carga: 0 CP CP Entradas- 0 Las entradas no tienen efecto ( a ) E s t a d o sb i n a r i o s 0 , 1 , 2 , 3 , 4 , 5 ( b ) E s t a d o sb i n a r i o s 0 , 1 , 2 , 3 , 4 , 5 A4 A3 A) A1 AA A. A Al Cuenta: I Contador de Contador de la Fig. 7-19 Borrado - I la Fig. 7-19 14 13 12 Il CP t0l0 0011 (c) Estados bina¡ios10,11,12.13,14,l5 ( d ) Estados binarios 3, 4, 5, 6, Figura 7-2O Cuatro maneras de confizurar un contador de 6 módulos usando un contador con carga en paralelo

S E C U E N C ID E T I E M P O 9 5 AS 2 número en el registro. En la Figura i-20(c), el contador conietlza con la cuenta 1010 y continúa hasta 1111. El arrastre de s¡lida generado durante el último estado estable habilita el ct¡ntrt'l de i u r g É,s e l c u a l c a r g a e n t o n c e s l a e n t r a d a q u e s e e s t a b l e c e a 1 0 1 ( ) . \"u p o s i b l e t a m ¡ i ¿ n e s c o g e rc u a l q u i e r c o n t a d o r i n t e r m e d i O d e seis estádos. El conLador de 6 módulos de la Figur¿ l-l{'trd' pasa p o r l a s e c u e n c i a e c u e n t a 3 , 4 , 5 , 6 , ? y 8 . C u a n d o s e l c ' g r ai a ú l t i - d m a c u e n t a 1 0 0 0 , l a s a l i d a A * v a a 1 y s e h a b i l i t a e l c r - , t ' t t r od e l carga. Esto carga al registro el valor 0011y la cuenta bin.rna con- tinúa a partir de este estado. 7 - 6 S E C U E N C I AD E T I E M P O S L a s e c u e n c i a d e l a s t . ' p e r a c i o n e e n u n s i s t e m a d i g i t a l s e p r o d r r c ee n l a u l i i - s dad de control. L-A.\"unidadde con_trol que superviza las operactotresen un sistema dieital Cóiiilsti.ia normalmente en señales de tiemp<' que deter- m i n á \" i a s ó c u e n c i a c l e t i e m p o e n l a c u a l s e e j e c u t a n l a s o p e r a c i c , t r e sL a s ' s e ó u e . r ó i a ld e t i e m p o e n l a u n i d a d d e c o n t r o l p u e d e n g e n e r a r s ef á c i l m e n t e por medio de co¡t¿dores g registros de desplazamiento.Esta sección demuestra el uso de estas funciones MSI en la generación de señales de tiernpo para la unidad de control. Generación de un tiemPo de Palabra requerida Primero, se muestra un circuito que genera la señal de tienlpo La trasferencia etr serie de la infbr- ;r o ; \" i ; \"nm o d o d e o p e r a c i ó n \" . t . \" i i e . ' ^; u ó ' la Fi- fue discutida en la Sección 7-3, con un ejemplo ilustrado en g\".\" r g. La unidad de control en un computador en serie debe generar de pulsos ina señol de tiempo de palabra que permanezca por un número iÁuf\"^t ul l-,ú-\".o'de bits en los iegistros de desplazamiento' La señal de' '-tn contador que cuen- ti\"-po de palabra puede ser generada por medio de ta el número requerido de Pulsos. generada Asitmase que una se¡al de tiempo de palabra que va 1 i9t. debe permanecer por un período de ocho pulsos. La Figura 7-2(a) muestra un contador de un circuito contador que realiza esta tarea. Inicialmente il bits se borra a 0. Unl señal de comienzo pondrá a cero el flip-flop Q' La palabra y tam- salida de este flip-flop suministra el control de tiempo de pulsos,el flip-f'lop b i é n h a b i l i t a e l c ó n t a d o r . D e s p u é sd e u n a c u e n t a d e o c h o 7-21(b)de ;; ;\";; a cero y e va a 0. Ei diagrama rle tiemp. de la Figura -rri.tru lu op\".u.iór, del circuito. La señal de comienzo se sincroniza con qYu q e l r e l o j y p e r m a n e c ep o r u n p e r í o d o d e u n p u l s o d e r e l o j ' , D e s p u é s - d e .\" po\"!á u 1, contador comienza a contar los pulsos de reloj' Cuando el \"i de parada .o¡tudi,. alcanza la cuenta de ? (binario ll1). enviará una señal parada se convier- a la entrada de puesta a celo del f'lip-flop. La señal de siguiente l e e r \" ,t d e s p u é sd e l a t r a n s i c i ó n p o r t l a n c o n e g a t i v o d e l n t r l s o 7 . E l ;;il ¡\"-;\"ir,j cambia el contadcir al estado 000 y también borra a Q. Ahora que e i c o n l a d o r s e h a b i l i t a , - e l t i e m p o d e p a l a b r a p e r m a n e c ee n 0 ' N ó t e s e ei control de tiempo de palabra permanecepor ull períodode ocho pulsosr'

2 9 6 R E G I S T R O S ,N T A D O RY S N I D A D E M E M O R I A CO EU D C A P .7 Nótese también que l.a señal de parada en- este circuito puede usarse para comenzar otro contror de cuenta de parabra en otro circuito justamente cuando se usa la señal de comienzo en este circuito. Señales de tiempo Fln.un modo paraielo de operación, un solo pulso de reloj puede especificar el tiempo durante el cuai puede ejecutar lu op\".ació.r.-Lu'.il''iaua de control gn u.tt sistema digital que opera en el modo e., pa.ululo-d\"b\" g\".r..ar l-e1de seña- que permanecen por un solo p.rioao á. -tiempo ñaies de tiempo deben distinguirse entre sÍ. ;\"1;;, pero esras se- Las señales de tiempo que controlan la secuencia de operaciones en un sistema d-igital pueden ser generadas con un registro de desplazamiento o un contador con un decodificador.un cr¡ntadorhe a n i t L oe . u n . e g i . t r o d e desplazamiento circular con sólo un flip-flop qu. .\" porr\"\"u ,.ru en un tiempo particular y todos los demás .e ponótr u ce.o. El solo bit se desplaza de un flip-flop a otro para prodúeir la-secuencia de señales de tiempo. La Fi_ gura 7-22(a) muestra un registro de desplazamiento de ¿-bit. conectados a un contad.r de anillo. El valor inicial del registro e s 1 0 0 0 ,l n proJu\"\" la variable 7',i. Fll solotit se desplaza a la de'rechu \"ual pulso de reloj y circula de nuevo de z, a 7,,. óada flip-flop está \"o\" \"uáu en cle r, una vez cada cuatro pulsos de reloj y produce una de \"l-\".tuao las cuatro señales de tiem_ Comienzo Control del tiempo de palabra Contador Habilita¡ cuenta de 3 bits (a) I)iagrama del ci¡ct¡ito c\" 2 C o mi e n z o J Pa ¡ada | .-Tiempo ? de pala[ra . g prrlsos*l- (b) f)iag¡ama de tiempo Figura 7-21 Generación de un control de tiempo de palabra para operaciones en serie

sEc.7-6 SECUENCIADE fI'MPO 297 S F po mostradas en la Figura i-22(c). Cada salida se convierte en 1, después de la transición por flanco negativo de un pulso de reloj y permanece en 1 durante el siguiente pulso de reloj. Las señales de tiempo pueden ser generadas también por habilitación continr¡a de un contador de 2 bits que pasa por cuatro estados dif'erentes. El decodificador mostrado en la Figura i-22(b) decodifica los cuatro estados del contador y genera la secuencia requerida de las señales de tiempo. : Las señales de tiempo, una vez que se habiliten por el pulso de reloj, suministrarán pulsos de reloj de múltiple fase. Por gjemplo, si I¡, se aplica con CP a una compuerta AND, la salida de la compuerta generalos pulsos de reloj de un cuarto de frecuencia de los pulsos de reloj maestros. Los pulsos de reloj de múltiple fase pueden ser usados para controlar diferentes registros con diferentes estados de tiempo. Para generar 2\" señales de tiempo, se necesita o un registro de desplazamiento con 2\" flip-flops o un contador de n bits con un codificador de n a 2\" líneas. Por ejemplo, 16 señales de tiempo pueden ser generadas con un registro de desplazamiento de 16 bits conectados a un contador de a n i l l o o c o n u n c o n t a d o r d e 4 b i t s y u n d e c o d i f i c a d o rd e 4 a 1 6 l í n e a s . E n e l primer caso, se necesitan 16 flip-flops. En el segundo caso. se necesitan cuatro flip-flops y 16 compuertas AND de 4 entradas para el decodificador. Es posible generar las señales de tiempo con una combinación de registro de desplazamiento y un decodificador. De esta manera. el número de flip-flops es menor que en un contador de anillo y el decodificador requiere solamente compuertas de 2 entradas. Esta combinacion se llama algunas veces un contedor Johnson. Contador Johnson Un contador de anillo de ft-bits circula un solo bit por los flip-flops para suministrar A estados distinguibles. El número de estados pueden doblar- se si el registro de desplazamiento se conecta como un contador de anillo de final conmutado (switch-tail ring counter). Un contador de anillo de de final conmutado es un registro de desplazamiento circuiar con la salida complementada del último flip-flop conectado a Ia entrada del primer flip- flop. La Figura 7-23(a) muestra tal registro de desplazamiento. La conexión circuiar se hace de la salida complementada del flip-flop del extremo derecho a la entrada del flip-flop del extremo izquierdo. El registro desplaza su contenido una vez a la derecha con cada pulso de reloj y al mismo tiempo, el valor complementado del flip-flop E se trasfiere al flip-flop A. Comen- zando de un estado de borrado, el contador de anillo de final conmutado pasa por una secuencia de ocho'estados de la manera Iistada en la Figura 7-23(b). En general un contador de anillo de final conmutado de A-bits pa- sará a través de una secuencia de 2ft estados. Comenzando en 0, cada ope- ración de desplazamiento inyecta unos por la izquierda hasta q

Computer Systems Architecture - Mano

0 comments

Notes on slide 1

1 Favorite

Computer Systems Architecture - Mano - Presentation Transcript