Materi Rangkaian Digital Part 2

8,927 views
8,785 views

Published on

0 Comments
3 Likes
Statistics
Notes
  • Be the first to comment

No Downloads
Views
Total views
8,927
On SlideShare
0
From Embeds
0
Number of Embeds
108
Actions
Shares
0
Downloads
469
Comments
0
Likes
3
Embeds 0
No embeds

No notes for slide

Materi Rangkaian Digital Part 2

  1. 1. Kuliah Rangkaian Digital : Oleh :Amin Nuryanto NIM ;DTI 201005 Teknik InformatikaSTMIK WIDYA UTAMA PURWOKERTO
  2. 2. PENDAHULUAN Logika kombinasi => rangk.logika yang outputnya hanya tergantung pada kombinasi input-inputnya saja. Deskripsi rangk.logika kombinasi dapat dilakukan dengan menggunakan persamaan logika. Secara umum persamaan logika diklasifikasikan ke dalam 2 bentuk yakni Sum Of Product (SOP) dan Product Of Sum (POS)
  3. 3. SUM OF PRODUCT (SOP) Mengekspresikan operasi OR dari suku-suku berbentuk operasi AND (Operasi OR terhadap AND). Contoh : F= ABC + ABC + ABC + ABC (bentuk Standar) m3 m7 m4 m6 minterm (m) F= AB + BC + A (bentuk tidak standar)
  4. 4. TABEL KEBENARAN F= ABC + ABC + ABC + ABC A B C F 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 m3 = ABC 1 0 0 1 m4 = ABC 1 0 1 0 1 1 0 1 m6 = ABC 1 1 1 1 m7 = ABC
  5. 5. PRODUCT OF SUM (POS) Mengekspresikan operasi AND dari suku-suku berbentuk operasi OR (Operasi AND terhadap OR). Contoh : F= (A+B+C)(A+B+C)(A+B+C)(A+B+C) M3 M6 M4 M1 Maxterm (M)
  6. 6. TABEL KEBENARANF= (A+B+C)(A+B+C)(A+B+C)(A+B+C) A B C F 0 0 0 1 0 0 1 0 M1 = ABC 0 1 0 1 0 1 1 0 M3 = ABC 1 0 0 0 M4 = ABC 1 0 1 1 1 1 0 0 M6 = ABC 1 1 1 1
  7. 7. METODE PETA KARNAUGH Langkah –langkah : 1. Persamaan dalam bentuk standar 2. Menyusun petak-petak sebanyak 2n (n =input) AB 00 01 11 AB 00 01 11 10 10 CDC 0 m0 m2 m6 m4 00 m0 m4 m12 m8 1 m1 m3 m7 m5 01 m1 m5 m13 m9 11 m3 m7 m15 m11 10 m2 m6 m14 m10
  8. 8. 3. Masukkan minterm persamaan ke dalam petak- petak yang sesuai (gunakan simbol 1 untuk minterm yang masukkan)AB 01 11 10C 00 AB 00 01 11 10 0 0 0 1 1 CD 1 0 1 1 0 00 0 0 0 0 01 0 0 0 0 11 1 1 0 1ABCD ABCD 10 0 1 0 0ABCD ABCDBCD ABC F = BCD + ABC
  9. 9. 4. Memberi tanda Lup (kalang/kurung)pada minterm yang terisolasi. Gabungkan minterm yang saling berdekatan secara horisontal dan vertikal jika jumlahnya 2k (k=1,2,3,..) AB 00 01 11 10 ABC C ABC 0 0 0 1 1 ABC ABC 1 0 1 1 0 BC AC F = BC +AC
  10. 10. 5. Membuang variabel yang berbeda, kemudian variabel yang sama digunakan sebagai suku persamaan dari gabungan minterm yang diperoleh dibuangdibuang AB 00 01 11 10 ABC C ABC ABC 0 0 0 1 1 ABC 1 0 1 1 0 AC BC F = BC + AC
  11. 11. PRAKTEK PART 6 Simulasikan dengan DSCH2 penyederhanaan persamaan dengan peta Karnaugh dari persamaan berikut ini :
  12. 12.  Logika sekuensi = rangkaian logika yang outputnya tergantung input dan juga output sebelumnya. Contoh Aplikasi rangkaian sekuensi pada transfer data komputer dari 1 tempat ke tempat lain secara berurutan sehingga memerlukan rangkaian sekuensi untuk menangani transfer tersebut. Rangkaian sekuensi sederhana misalnya Flip-Flop. Flip-Flop merupakan elemen rangkaian logika sekuensi yang berfungsi menyimpan 1 bit, sehingga disebut juga Memori 1 bit
  13. 13. FLIP-FLOP Flip-Flop adl rangkaian digit yang mempunyai dua output (saling berlawanan) Jalan masuk : R (Reset), S (Set), T (Toggle/Trigger) Digunakan sebagai unsur-ingatan (memory) Dibangun oleh 2 NAND / 2 NOR Q Keluaran Normal Masukkan FF Q Keluaran Tidak Normal
  14. 14. MEMBANGUN FLIP-FLOP DARI PINTU2 NAND A B A.B A.B + A 0 0 0 1 F B 0 1 0 1 - 1 0 0 1 1 1 1 0S P Q Q Q Q S R Q Q Q Q0 0 1 0 1 0 0 10 1 1 0 1 1 0 1 P 0 1 1 0 0 10 0 1 0 S=0 R=1 S=0  S=1 R=1 1 1 1 0 Gb.1a 0 0 1 1 Gb.1b
  15. 15. GB. 1A 2 Pintu NAND yang saling terkopel Diketahui S = 0; R = 1. Jadi Q = 1, dan Q = 0 Jikalau S = 0, maka Q = 1, tak peduli sinyal pada P. Kalau Q = 1 maka kedua input NAND kanan = 1, Q = 0
  16. 16. Gb. 1b• Diketahui S = 0; R = 1. diubah menjadi S = 1; R = 1 maka tidak ada perubahan di output. Jadi Q dan Q mempertahankan apa yang digenggamnya, yaitu : Kondisi S = 0, R = 1 dan Kondisi S = 1, R = 0• Kedua kondisi tersebut digenggam (diingat) di output, jikalau sesudah terjadi sesuatu kondisi kedua input kita jadikan 1• Karena itu S = 1, R = 1 kita namai Kondisi mantap (stabil) atau Kondisi Ingatan• Dalam kondisi S = 1, R = 1, maka keadaan yang ada pada Q dan Q ditetapkan oleh keadaan sebelum terjadinya S = 1, R =1• Dalam kondisi S = 0, R = 0, maka keadaan yang ada pada Q =1 dan Q = 1, kondisi ini tidak dipakai (kondisi terlarang)
  17. 17. FLIP – FLOP RS S Q R Q Gb.2 Gb. 1b dinamai Flip-Flop RS, dapat dipakai sebagai ingatan (memory atau storage) yang dinamai grendel (latch). Gb. 1b dapat disederhanakan menjadi Gb. 2 S = Set (Pasang), R = Reset (Lepas) Unsur ingatan = Misal, bahwa suatu kombinasi sinyal input menimbulkan kombinasi sinyal output Q = 1, Q = 0. Kalau kemudian sinyal masukan diubah, keluaran masih tetap bertahan dalam kondisi semula (tidak berubah), maka sistem itu sudah merupakan suatu ingatan (memory)
  18. 18. MEMBANGUN FLIP-FLOP DARI PINTU2 NOR + A B A+B A+B A F 0 0 0 1 B - 0 1 1 0 1 0 1 0 1 1 1 0 Q Q Q QR P Q Q S R Q Q1 1 0 1 1 0 1 01 0 0 1 0 0 1 0 P1 1 0 1 0 1 0 1 S=0 R=1 0 0 0 1 S=0 R=1  R=0 Gb.3a 1 1 0 0 Gb.3b
  19. 19. GB. 3A 2 Pintu NOR yang saling terkopel Diketahui R = 1. Jadi Q = 0, dan Q = 1, tak peduli sinyal pada P Kalau Q = 0 maka kedua input NAND kanan = 0, Q = 1
  20. 20. Gb. 3b• Diketahui S = 0; R = 1. diubah menjadi S = 1; R = 1 maka tidak ada perubahan di output. Jadi Q dan Q mempertahankan apa yang digenggamnya, yaitu : Kondisi S = 0, R = 1 dan Kondisi S = 0, R = 0• Kedua kondisi tersebut digenggam (diingat) di output, jikalau sesudah terjadi sesuatu kondisi kedua input kita jadikan 0• Karena itu S = 0, R = 0 kita namai Kondisi mantap (stabil) atau Kondisi Ingatan• Dalam kondisi S = 1, R = 1, maka keadaan yang ada pada Q dan Q ditetapkan oleh keadaan sebelum terjadinya S = 0, R =0• Dalam kondisi S = 1, R = 1, maka keadaan yang ada pada Q =0 dan Q = 0, kondisi ini tidak dipakai (kondisi terlarang)
  21. 21. FLIP-FLOP S-R Clocked Set Reset Flip-flop = ditambah input Clock untuk sinkronisasi atau pengaktifan. Input Preset = untuk memberikan set awal dan aksinya tidak terpengaruh oleh Clock. Input Clear = memberikan reset awal dan aksinya tidak terpengaruh oleh Clock. Pulsa sinkronisasi Clock hanya berpenagruh terhadap input S dan R S dan R akan memberikan pengaruh pada watak flip-flop jika ada input Clock
  22. 22. RANGKAIAN FLIP-FLOP S-R PRESET S Q CLOCK Q R CLEAR Gambar 1
  23. 23. CLOCK Level Logika Tepi Naik Tepi Turun (Positive Edge) (Negative Edge) Tegangan 1 2 3 4 5 1 Positif 0 1 (s) Lebar Periode Pulsa Pulsa Gambar 2 Pengaktifan elemen logika yang dilakukan oleh Clock terjadi pada kondisi pulsa Naik (0 ke 1) atau Turun (1 ke 0) Positive-edge trigerred = elemen yang diaktifkan pada tepi naik Negative-edge trigerred = elemen yang diaktifkan pada tepi turun
  24. 24. SIMBOL FLIP-FLOP S-R PRESET PRESET S Q S Q S Q CLOCK CLOCK R Q R Q R Q CLEAR CLEARa. Flip-Flop Sederhana b. Positive-edge trigerred c. Negative-edge trigerred Input preset dan Clear Input preset dan Clear jenis active-high jenis active-low Gambar 3
  25. 25. DIAGRAM WAKTU FLIP-FLOP S-R PRESET DAN CLEARDIAKTIFKAN Level Logika 1 2 3 4 5 6 7 8 9 Clock Set Reset Preset Clear Q Q t (s) Gambar 4
  26. 26. DIAGRAM WAKTU FLIP-FLOP S-R TANPA PRESET DANCLEAR Level Logika 1 2 3 4 5 6 7 8 9 Clock Set Reset Q Q t (s) Gambar 5
  27. 27. GAMBAR 4 Jenis Positive-edge trigerred (Pulsa Clock diberi tanda panah pada posisi naik/positif) Keadaan awal output flip-flop Q=0, sedangkan keadaan output berikutnya ditentukan atas dasar keadaan-keadaan input yang diberikan. Pd sisi naik clock ke-1, nilai S=0, R=0, Preset=0 dan Clear=0, karena keadaan awal Q=0 maka pada keadaan ini (clock ke-1) tidak terjadi perubahan (Q=0) Pd interval clock ke-1 dan clock ke-2 nilai preset=1 akan memberikan nilai output tinggi (Q=1), walaupun nilai clock belum sampai keadaan pengaktifan. Pd sisi naik clock ke-2, nilai S=0, R=0, Preset=0 dan Clear=0, karena keadaan awal Q=1 maka pada keadaan ini (clock ke-2) tidak terjadi perubahan (Q=1)
  28. 28.  Pd Interval clock ke-2 dan clock ke-3, nilai clear=1, menyebabkan output flip-flop reset (Q=0) Pd sisi naik clock ke-3, nilai S=0, R=0, Preset=0 dan Clear=0, karena keadaan awal Q=0 maka pada keadaan ini (clock ke-3) tidak terjadi perubahan (Q=0) Pd sisi naik clock ke-4, nilai S=1, R=0, maka menyebabkan output flip-flop tinggi (Q=1) Pd sisi naik clock ke-5, nilai S=0, R=1, maka menyebabkan output flip-flop reset (Q=0) Pd sisi clock ke-6 s/d 9, nilai S=1, R=0, preset=0 dan clear=0, menyebabkan keadaan output flip-flop set (Q=1)
  29. 29. PRAKTEK 7 Buatlah rangkaian FF dgn menggunakan IC 7400 (lihat di Folder GB IC) dgn ketentuan1. No_absen 1 - 10 gerbang 1 dan gerbang 22. No_absen 11 – 20 gerbang 3 dan gerbang 4 4 3 1 2
  30. 30. FLIP-FLOP J-K Kelemahan Flip-flop S-R = Muncul output yang tidak dapat didefinisikan ketika input S dan R tinggi (1) untuk jenis NOR dan input S dan R rendah (0) untuk jenis NAND. PRESET PRESET PRESET J S J Q J Q QCLOCK CLOCK CLOCK K Q R CLEAR K Q K Q CLEAR CLEAR b. Positive-edge trigerred c. Negative-edge trigerred a. Rangkaian Input preset dan Clear Input preset dan Clear Flip-Flop J-K jenis active-high jenis active-low Gambar 1
  31. 31. DIAGRAM WAKTU FLIP-FLOP J-K PRESET DAN CLEARDIAKTIFKAN Level Logika 1 2 3 4 5 6 7 8 9 Clock J K Preset Clear Q Q t (s) Gambar 2
  32. 32. DIAGRAM WAKTU FLIP-FLOP J-K TANPA PRESET DANCLEAR Level Logika 1 2 3 4 5 6 7 8 9 Clock J K Q Q t (s) Gambar 3
  33. 33. GAMBAR 2 Jenis Positive-edge trigerred (Pulsa Clock diberi tanda panah pada posisi naik/positif) Keadaan awal output flip-flop Q=0, sedangkan keadaan output berikutnya ditentukan atas dasar keadaan-keadaan input yang diberikan. Pd sisi naik clock ke-1, nilai J=0, K=0, Preset=0 dan Clear=0, karena keadaan awal Q=0 maka pada keadaan ini (clock ke-1) tidak terjadi perubahan (Q=0) Pd interval clock ke-1 dan clock ke-2 nilai preset=1 akan memberikan nilai output tinggi (Q=1), walaupun nilai clock belum sampai keadaan pengaktifan. Pd sisi naik clock ke-2, nilai J=0, K=0, Preset=0 dan Clear=0, karena keadaan awal Q=1 maka pada keadaan ini (clock ke-2) tidak terjadi perubahan (Q=1)
  34. 34.  Pd Interval clock ke-2 dan clock ke-3, nilai clear=1, menyebabkan output flip-flop reset (Q=0) Pd sisi naik clock ke-3, nilai J=0, K=0, Preset=0 dan Clear=0, karena keadaan awal Q=0 maka pada keadaan ini (clock ke-3) tidak terjadi perubahan (Q=0) Pd sisi naik clock ke-4, nilai J=1, K=0, maka menyebabkan output flip-flop tinggi (Q=1) Pd sisi naik clock ke-5, nilai J=0, K=1, maka menyebabkan output flip-flop reset (Q=0) Pd sisi clock ke-6, nilai J=1, K=0, preset=0 dan clear=0, menyebabkan keadaan output flip-flop set (Q=1)
  35. 35.  Pd sisi clock ke-6, nilai J=1, K=1, preset=0 dan clear=0, menyebabkan keadaan output komplemen/kebalikan output sebelumnya (Q=0). Keadaan ini sampai clock 8 Pd sisi clock ke-8, nilai J=1, K=1, preset=0 dan clear=0, menyebabkan keadaan output komplemen/kebalikan output sebelumnya (Q=1). Pd sisi clock ke-9, nilai J=1, K=0, preset=0 dan clear=0, menyebabkan keadaan output tetap tinggi (Q=1)
  36. 36. KEKURANGAN FLIP-FLOP J-K Pd pemberian sinyal J dan K diberikan bersamaan dengan sinyal clock pemicu akan terjadi masalah. Misalnya:Flip-flop J-K akan dioperasikan pada keadaan Set, shg input J diberi keadaan Tinggi (J=1) dan Input K rendah (K=0). Pd umumnya sinyal pemicu flip-flop termasuk sinyal input ketika diumpankan ke input flip-flop tidak langsung bernilai tinggi (1), tapi memerlukan waktu tertentu dalam mencapai keadaan stabil. 1 2 3 4 PRESET 1 Clock 0 K Q 0 t (s) CLOCK 1 J Q J 0 t (s) CLEAR Keadaan Keadaan tak tentu tak tentu Untuk clock ke-1 Gambar 4
  37. 37. Gambar 4 Jika keadaan input J diberikan bersamaan dengan munculnya tepi naik dari clock maka sinyal J kemungkinan masih pada tingkat perubahan dari 0 ke 1 sehingga nilainya belu tentu, sementara secara bersamaan tepi naik clock mengaktifkan flip-flop yang akan mengubah keadaan outputnya.Kondisi ini menyebabkan output flip-flop menjadi tidak tentu karena berubah ketika keadaan input J yang juga tidak menentu. Untuk mengatasi masalah tersebut maka perlu diusahakan agar selama input J dalam fase perubahan, pengaktifan flip- flop ditunda sampai keadaan J mantap bernilai 1, misalnya diaktifkan setelah pulsa clock ke-1 bernilai 0 atau diaktifkan pada tepi naik pulsa clock berikutnya. Salah satu cara untuk memperoleh keadaan tersebut adalah dengan membangun flip-flop J-K dengan konfigurasi master-slave.
  38. 38. J J Q J Q Q Clock K K Q K Q Q MASTER SLAVE Gambar 5. Rangkaian flip-flop J-K master-slave Jika clock bernilai rendah (0) maka flip-flop J-K master akan tidak aktif, tetapi karena input clock flip-flop J-K slave merupakan komplemen dari clock flip-flop master maka flip-flop slave menjadi aktif, dan outputnya mengikuti output flip-flop J-K master. Jika clock bernilai tinggi (1), flip-flop master aktif sehinga outputnya tergantung pada input J dan K, pada sisi lain flip- flop slave menjadi tidak aktif karena clock pemicunya bernilai rendah (0)
  39. 39.  Jika input J diberikan bersama-sama dengan tepi naik pulsa pemicu, flip-flop master akan bekerja terlebih dahulu memantapkan inputnya selama munculnya tepi naik sampai clock bernilai rendah (0). Setelah clock bernilai rendah (0),flip-flop master akan tidak aktif dan flip-flop slave bekerja menstransfer keadaan output flip-flop master ke output flip-flop slave yang merupakan output flip-flop secara keseluruhan. Teknik ini akan menjaga pemicuan suatu flip-flop dilakukan ketika input-inputnya sudah mantap.
  40. 40. FLIP-FLOP D (DATA) Flip-flop yang sering digunakan untuk menyimpan data Dibangun dengan Flip-flop S-R PRESET PRESET D Q D S Q CLOCK CLOCK Q R Q CLEAR CLEAR a. Rangkaian Flip-Flop D b. Simbol Flip-Flop D Gambar 1
  41. 41. DIAGRAM WAKTU FLIP-FLOP D PRESET DAN CLEARDIAKTIFKAN Level Logika 1 2 3 4 5 6 7 8 9 Clock D Preset Clear Q Q t (s) Gambar 2
  42. 42. DIAGRAM WAKTU FLIP-FLOP D TANPA PRESET DAN CLEAR Level Logika 1 2 3 4 5 6 7 8 9 Clock D Preset Clear Q Q Level t (s) Logika 1 2 3 4 5 6 7 8 9 Clock D Q Q t (s) Gambar 3
  43. 43. GAMBAR 2 Jenis Positive-edge trigerred (Pulsa Clock diberi tanda panah pada posisi naik/positif) Keadaan awal output flip-flop Q=0, sedangkan keadaan output berikutnya ditentukan atas dasar keadaan-keadaan input yang diberikan. Pd interval clock ke-1 dan clock ke-2 nilai preset=1,nilai D=rendah (0) maka akan memberikan nilai output rendah (Q=0) Pd interval clock ke-3 dan clock ke-4, nilai D=tinggi (1) maka akan memberikan nilai output tinggi (Q=1). Tapi sebelum mencapai sisi naik clock ke 5 terdapat nilai Clear=1 sehingga Q=0 sampai clock 6 Pd clock 6 nilai D=1 sehingga Q=1 Pd clock 7 nilai D=0 sehingga Q=0 Pd clock 8-9 nilai D=1 sehingga Q=1
  44. 44. FLIP-FLOP D AKAN BERNILAI TINGGI(1) JIKA INPUTNYA TINGGI (1) DANBERNILAI RENDAH (0) JIKA INPUTNYARENDAH (0)
  45. 45. LATIHAN Lakukan percobaan untuk menyelidiki watak flip-flop D menggunakan IC 7474 (Buka file 7474_TES.SCH)
  46. 46. FLIP-FLOP T (TOGLING) Togling = berguling Dibangun dengan Flip-flop J-K PRESET PRESET T Q T J Q CLOCK CLOCK Q K Q CLEAR CLEAR a. Rangkaian Flip-Flop T b. Simbol Flip-Flop T Gambar 1
  47. 47. DIAGRAM WAKTU FLIP-FLOP T PRESET DAN CLEARDIAKTIFKAN Level Logika 1 2 3 4 5 6 7 8 9 Clock T Preset Clear Q Q t (s) Gambar 2
  48. 48. DIAGRAM WAKTU FLIP-FLOP T TANPA PRESET DANCLEAR Level Logika 1 2 3 4 5 6 7 8 9 Clock T Q Q t (s) Gambar 3
  49. 49. DIAGRAM WAKTU FLIP-FLOP T TANPA PRESET DANCLEAR Level Logika 1 2 3 4 5 6 7 8 9 Clock T Q Q t (s) Gambar 3
  50. 50. GAMBAR 2 Jenis Positive-edge trigerred (Pulsa Clock diberi tanda panah pada posisi naik/positif) Keadaan awal output flip-flop Q=0, sedangkan keadaan output berikutnya ditentukan atas dasar keadaan-keadaan input yang diberikan. Pd interval clock ke-1 dan clock ke-2 nilai preset=1 maka akan memberikan nilai output tinggi (Q=1) Pd clock 2 nilai T=0 sehingga output sama dengan kondisi sebelumnya (Q=1) Pd clock 3 nilai T=1 sehingga output kebalikan dengan kondisi sebelumnya (Q=0) Pd clock 4 nilai T=1 sehingga output kebalikan dengan kondisi sebelumnya (Q=1) Pd interval clock ke-4 dan clock ke-5, nilai clear = 1 sehinga output rendah (0) Pd clock 5 nilai T=0 sehingga output bernilai tetap dengan kondisi sebelumnya (Q=0)
  51. 51.  Pd clock 6 nilai T=1 sehingga output kebalikan dengan kondisi sebelumnya (Q=1) Pd clock 7 nilai T=0 sehingga output sama dengan kondisi sebelumnya (Q=1) Pd clock 8 nilai T=1 sehingga output kebalikan dengan kondisi sebelumnya (Q=0) Pd clock 9 nilai T=1 sehingga output kebalikan dengan kondisi sebelumnya (Q=1)
  52. 52. JIKA FLIP-FLOP T DIPERTAHANKAN TINGGI MAKASETIAP PERUBAHAN PULSA CLOCK AKANMENYEBABKAN KEADAAN OUTPUTNYA BERUBAH
  53. 53. DALAM BANYAK APLIKASI DIPERLUKAN ELEMEN YANG MEMILIKI WATAK TOGGLE(SAKLAR DUA KEADAAN) YAITU OUTPUTNYA BERUBAH SETIAP INPUT CLOCKDIUMPANKAN.Implementasi elemen tersebut dapat dilakukan dengan a.l:Menggunakan Flip-Flop J-K yang membentuk konfigurasi Flip-Flop Tdengan T=1Menggunakan Flip-Flop D yang komplemen outputnya diumpankan keinput D T T Q OUTPUT T=1 J Q OUTPUT CLOCK CLOCK INPUT Q INPUT K Q (a) (b) D Q OUTPUT CLOCK INPUT Q (c) Gambar 4. Rangkaian Toggle dengan (a). FF-T (b). FF-JK (c). FF-D
  54. 54. PRAKTEK 91. Buat Rangkaian FF-D dengan menggunakan gerbang AND (IC 4011) No_absen 1 - 10 gerbang 1 dan gerbang 2 No_absen 11 – 20 gerbang 3 dan gerbang 4
  55. 55. 1 42 3
  56. 56. PENCACAH Pencacah / Counter merupakan rangk logika sekuensi yang berfungsi mencacah / menghitung jumlah clock yang masuk. Mnrt jml pulsa yang dapat dicacah, terdapat jenis modulo 2n (n=1,2,3,..) dan selain modulo 2n. Contoh Modulo – 4 => Pulsa ke-0, ke-1, ke-2, ke-3 dan pada pulsa ke-4, output akan reset kembali ke 0 Mnt pengaktifan elemen penyimpannya (flip-flop) ada 2: 1. Pencacah tak Serempak 2. Pencacah Serempak
  57. 57. PENCACAH TAK SEREMPAK Pencacah tak sinkron (Asynchronous counter) Elemen2 FF bekerja tak serempak Prosedur Perancangan Modulo 2n :1. Tetapkan Modulo2. Tentukan Jumlah dan Jenis FF yang digunakan3. Lakukan Pengaturan FF4. Berikan Input Pencacah5. Hub Output FF Kiri dengan Input FF dikanannya6. Ambil Output Pencacah melalui output FF (Output FF paling kiri LSB dan yang paling kanan MSB)
  58. 58. Tabel kebenaran modulo-16 FF4 FF3 FF2 FF1 F FF3 FF2 FF1 F 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1 0 0 1 0 2 0 0 1 1 3 0 1 0 2 0 1 0 0 4 0 1 1 3 0 1 0 1 5 0 1 1 0 6 1 0 0 4 0 1 1 1 7 1 0 1 5 1 0 0 0 8 1 1 0 6 1 0 0 1 9 1 0 1 0 10 1 1 1 7 1 0 1 1 11 1 1 0 0 12 1 1 0 1 13 1 1 1 0 14 1 1 1 1 15
  59. 59. PENCACAH TAK SEREMPAK Prosedur Perancangan selain Modulo 2n :1. Tetapkan Modulo2. Tentukan Jumlah dan Jenis FF yang digunakan3. Lakukan Pengaturan FF4. Berikan Input Pencacah5. Hub Output FF Kiri dengan FF dikanannya6. Ambil Output Pencacah melalui output FF (Output FF paling kiri LSB dan yang paling kanan MSB)7. Susun tabel kebenarannya8. Tambah gerbang untuk memberi nilai reset pada output
  60. 60. PRAKTEK 10 BUKA FILE COUNT_ASYN_M5.SCH BUATLAH COUNT_ASYN MODULO-12 dan MODULO-16,No absen 1 sampai 10 menggunakan FF JKNo absen 11 sampai 20 menggunakan FF D
  61. 61. REGISTER Elemen yang terdiri dari beberapa flip-flop yang berguna untuk menyimpan suatu keadaan biner yang panjangnya lebih dari satu bit. Register dibagi 2 :1. Register Pararel2. Register Geser
  62. 62. Register Pararel Memasukkan dan mengeluarkan data secara bersamaan/serempak
  63. 63. REGISTER GESER Penyimpanan data secara seri dan penginputan data bit demi bit. Memindahkan data dari input ke output dilakukan dengan menggeser bit yang ada di dalam elemen-elemennya.
  64. 64. ADDER Penjumlah Biner => Melakukan operasi penjumlahan bilangan biner Adder dibagi 2 :1. Half Adder2. Full Adder
  65. 65. HALF ADDER  Rangk. Penjumlah INPUT OUTPUT yang tidak menyertakan A B S Cn bawaan sebelumnya 0 0 0 0 (previous carry) pada inputnya 0 1 1 0 1 0 1 0A= Augend(bil.yg dijmlh) 1 1 0 1B=Addend(bil.penjmlh)S=Sum(Hasil penjmlhn)Cn=Next Carry (bawaan berikutnya)
  66. 66. FULL ADDER  Rangk. Penjumlah INPUT OUTPUT yang menyertakan bawaan sebelumnya A B Cp S Cn (previous carry) pada inputnya 0 0 0 0 0 0 0 1 1 0A= Augend(bil.yg dijmlh) 0 1 0 1 0B=Addend(bil.penjmlh) 0 1 1 0 1S=Sum(Hasil penjmlhn) 1 0 0 1 0Cp=Previous carry(bawaan 1 0 1 0 1 sebelumnya)Cn=Next Carry (bawaan 1 1 0 0 1 berikutnya) 1 1 1 1 1
  67. 67. PRAKTEK 12 Buatlah rangkaian Pencacah Serempak Modulo-9, Modulo-15 dan Modulo-14, dengan menggunakan Flip-flop : NIM Genap Flip-Flop T NIM Ganjil Flip-Flop J-K Dikumpulkan dengan tugas praktek pertemuan setelah UTS sampai pertemuan 12. Terakhir dikumpulkan ke Ketua Kelas pada saat Ujian Akhir Semester Praktek (tgl 25 Juni 2010)

×