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Presentazione Tesi

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Presentazione Tesi Presentazione Tesi Presentation Transcript

  • BCH-LDPC Concatenated Coding and High Order Modulations for Satellite Transmitters POLITECNICO DI TORINO III FACOLT À DI INGEGNERIA Relatore prof. Roberto Garello Correlatore ing. Domenico Giancristofaro a.a. 2007-2008
    • Analisi ed impiego delle più moderne tecniche nel campo della modulazione e codifica, necessarie per il raggiungimento dei requisiti altamente sfidanti dello standard DVB-S2
    • Consentire la progettazione di un dispositivo di trasmissione di bordo per comunicazioni via satellite, focalizzandosi soprattutto sulla sezione di codifica del trasmettitore
    Obiettivi L’attività di tesi è stata svolta presso Thales Alenia Space, la maggiore azienda italiana di sistemi di telecomunicazioni via satellite
    • Analisi dello stato dell’arte dei moderni sistemi di comunicazione satellitari
    • Studio del codice BCH dello standard DVB-S2
    • Studio teorico, algoritmico e architetturale, del codificatore BCH
    • Definizione di un nuovo algoritmo su base parallela, per incremento della velocità di trasferimento dati mediante l’uso delle proprietà dei sistemi lineari, compatibile con i criteri di progettazione digitale per la tecnologia ASIC usata (adatta all’impiego nello spazio e radiation tolerant)
    • Studio della integrabilità con la sezione di codifica LDPC e di interallacciamento
    • Definizione dei relativi moduli software in linguaggio C per la validazione emulativa dell’algoritmo parallelo (test bench per VHDL)
    • Campagna preliminare di test in laboratorio sulla sezione di trasmissione del DVB-S2
    Suddivisione del lavoro
  • Principali settori applicativi nelle comunicazioni satellitari
    • Diffusione di dati multimediali su vaste aree geografiche a bassa densità di popolazione
    • Comunicazioni marittime (Inmarsat) e sistemi di radionavigazione (GPS, Galileo)
    • Diffusione TV (DVB-S, DVB-S2) , accesso a Internet e sevizi interattivi (DVB-S2)
    • Telerilevamento e osservazione della Terra (COSMO-SkyMed): grande mole di dati e limitato tempo di visibilità LEO, con conseguente requisito di altissima velocità di trasmissione (circa 1Gbps)
  • Il sistema DVB-S2 e l’ACM in banda Ka ENC-BCH ENC-LDPC Bit Mapping Interleaver MOD S
    • 4 Formati di modulazione:
    • QPSK, 8PSK, 16APSK e 32APSK
    • 11 Rapporti di codifica
    • variabili tra 1/4 e 9/10
    • Efficienza spettrale η ≈ r∙ log 2 M compresa tra 0,5 e 4,5 bit/s/Hz
    • S/N variabile da –2dB a +17dB
    Alta protezione QPSK rate 1/4 Bassa protezione 32APSK rate 9/10 Misura S/N Canale di ritorno Misura S/N DEC-BCH DEC-LDPC DEM Deinterleaver D
  • Codifica di canale per DVB-S2 (BCH-LDPC)
    • Codice BCH esterno
      • Primitivo e shortened
      • Tre livelli di protezione previsti (8, 10, 12 errori correggibili)
      • Fornisce una protezione aggiuntiva contro i fenomeni di error floor ad alti rapporti segnale rumore
    • Codice LDPC interno
      • Prestazioni tendenti al limite di Shannon
      • Ragionevole complessità
  • Espressione matematica e canonica dell’algoritmo di codifica BCH
    • Moltiplicazione (scorrimento) e zero padding
    • Calcolo del resto della divisione
    • Accodamento dei bit di resto ai bit di messaggio
    Generatore polinomiale
  • Meccanizzazione della divisione polinomiale (concettuale)
    • Questo LFSR produce i bit di resto dopo n iterazioni
    • Può essere problematico il funzionamento in maniera continua:
      • Estrazione non seriale dei bit di parità
      • Azzeramento del registro a scorrimento
    Il processo di calcolo si interrompe per r colpi di clock
  • Architettura seriale classica Spezza l’anello di retroazione Carica zeri nel registro Risparmio di r colpi di clock
    • Questa architettura calcola i bit di resto in k colpi di clock
    • Dopo n colpi di clock è nuovamente pronta per la codifica del successivo blocco di bit informativi
    • Architettura inadeguata ai requisiti di progetto e alla tecnologia
    Estrazione dei bit di resto
  • Algoritmo innovativo ad elevato throughput : Modellizzazione del sistema lineare Equazione di stato Matrice di transizione di stato: modella la sua evoluzione
    • La matrice di stato è comune a entrambi i sistemi finora mostrati
    • I vettori, modellando l’incidenza dell’ingresso sullo stato, variano a seconda della posizione dell’ingresso
    Vettori di trasferimento ingresso-stato
  • Parallelizzazione generalizzata del sistema Dall’applicazione ricorsiva delle seguenti sostituzioni Affiancando p vettori colonna La matrice di transizione di stato mostra delle regolarità E’ comune a entrambi i sistemi finora mostrati p: parallelismo LFSR Encoder seriale
  • Sezione di codifica
    • L’integrazione del codificatore BCH con LDPC e l’intera sezione di trasmissione DVB-S2 ha suggerito un livello di parallelismo pari a 8
    • L’interfaccia BCH-LDPC ha il compito di formattare i dati in maniera compatibile con le specifiche DVB-S2, nonché di estrarre i bit di ridondanza
    B CH encoder B CH to LDPC interface LDPC in put memory Download parity controller 8 bits 8 bits 8 bits 8 bits
  • Codificatore BCH parallelo ……… ……… ……… X 0 X 1 X 2 X 7 X 8 X 9 X 183 X 190 X 191 From x 175 From x 181 COMB A n 1 st row COMB A n 2 nd row COMB A n 8 th row COMB A n 9 th row COMB A n 10 th row COMB A n 184 th row COMB A n 191 th row COMB A n 192 th row p bit 1 …… … ……… From x 183 COMB 0 COMB 1 COMB 2 COMB 7 COMB 8 COMB 191 To EXOR x 9 EXOR x 9 From COMB 8 From COMB 9 From COMB 190 ………
  • Reti combinatorie
    • Ogni rete combinatoria realizza un prodotto riga per colonna
    • Le reti (192) che precedono il registro realizzano il prodotto
    • Quelle successive (192) realizzano il prodotto
    Rendono la logica adattabile Sono utilizzabili per ogni livello t di protezione previsto
  • Interfaccia BHC-LDPC From k informative bits 8 bits 8 bits controller MSB LSB x (184-8*i) … … … … … x (184-8*i) x 0 x 1 x 2 x 3 x 184 x 185 x 190 x 191 From BCH encoder To LDPC input memory … … … … x (190-8*i) … … x (185-8*i) x (185-8*i) i=0 i=23 . . . … i=0 . . . i=23 … 0 i=0 i=23 x (190-8*i) x (191-8*i) x (191-8*i) i=0 i=23
  • Validazione del modulo di simulazione in C Sorgente di bit pseudocasuali Calcolo della sindrome La posizione di ogni errore è una v.a. distribuita uniformemente tra 1 e n, la lunghezza del blocco
    • I blocchi di decodifica utilizzano delle utili tabelle dei campi di Galois, calcolate prima che il ciclo di simulazione abbia inizio
    • L’algoritmo di Berlekamp-Massey trova i coefficienti del polinomio allocatore degli errori
    • Il blocco di error correction trova le posizioni degli errori, attraverso la ricerca di Chien
    Blocco di decodifica Generatore di messaggi Codificatore BCH ad alto throughput Error Correction Error Detection Berlekamp Massey Confronto Generazione del vettore d’errore
  • Integrazione e test di laboratorio: Sezione di trasmissione Compensa la distorsione introdotta dal DAC
    • I blocchi precedenti al modulatore effettuano la codifica concatenata BCH-LDPC, l’interlacciamento e il mapping (memorizzato in una ROM) dei bit
    • Il filtro di trasmissione è SRRC, con tre possibili fattori di decadimento
    • Lo stadio digitale di up-conversion porta lo spettro del segnale a frequenza intermedia, prima del successivo trasferimento alle frequenze di lavoro
  • Verifica in laboratorio del progetto complessivo: setup di misura intera sezione TX
    • L’FPGA (EP2S180) a bordo della scheda contiene la sintesi del codice VHDL della sezione TX
    • La Stratix II development board contiene due DAC a 14 bit (165 Msample/s)
    L’oscilloscopio è collegato all’uscita del DAC
    • Demodula via software e fornisce il valor medio degli errori di ampiezza e di fase, rispetto al punto atteso sulla costellazione.
    • Produce gli scatter plot e misura lo spettro del segnale
    Misura l’EVM, il modulo del vettore congiungente il punto atteso e quello ricevuto
  • Prestazioni del modulatore digitale (2 MBaud – 16-APSK)
    • Scostamento dalle prestazioni ideali molto limitato
    • L’incidenza della distorsione introdotta dal DAC, a basse velocità di segnalazione, è molto ridotta
    EVM 2% Errore in ampiezza: 0,9%
  • Prestazioni (30 MBaud – 8-PSK) Senza filtro di precompensazione Con filtro di precompensazione Il DAC provoca il piegamento dello spettro del segnale alle alte frequenze, poiché ha un effetto passabasso Il filtro di precompensazione (equalizzatore) rende lo spettro maggiormente piatto EVM 9% EVM 4%
    • I moduli progettati sono stati individualmente verificati dal punto di vista funzionale
    • Il naturale proseguimento di questo lavoro consiste in una verifica funzionale complessiva del modulo mediante:
    • Inserimento nel set-up di laboratorio di un ricevitore commerciale DVB-S2 (ADVANTECH)
    • Verifica funzionale del modulo tramite misura di laboratorio delle curve di BER in laboratorio su flusso dati di prova
    • Analisi delle prestazioni globali della sezione di trasmissione tramite confronto tra le curve di BER misurate e le curve di BER teoriche attese
    Conclusioni e sviluppi futuri