Protocolo

1,543 views
1,476 views

Published on

Presentación del protoco de mi tema de tesis para obtener el grado de Maestria en Electrónica y Computación

Published in: Education, Technology, Business
0 Comments
1 Like
Statistics
Notes
  • Be the first to comment

No Downloads
Views
Total views
1,543
On SlideShare
0
From Embeds
0
Number of Embeds
0
Actions
Shares
0
Downloads
25
Comments
0
Likes
1
Embeds 0
No embeds

No notes for slide

Protocolo

  1. 1. Presentación de Protocolo y Avances de Tesis.<br />DISEÑO DE UN SISTEMA EMBEBIDO BASADO EN UN MICROPROCESADOR SOFT-CORE CON DISPOSITIVOS RECONFIGURABLES.<br />Ing. Alí Piña Rocha<br />Directora: Dra. Susana Ortega C.<br />Codirector: Dr. Juan J. Raygoza P.<br />Línea de Sistemas Embebidos<br />
  2. 2. Resumen<br />Núcleos Personalizados <br />Bus Común<br />P Soft-Core<br />32 bits<br />FPGA<br />MEM<br />Periféricos<br />
  3. 3. Estructura<br /><ul><li>Introducción
  4. 4. Justificación del tema
  5. 5. Objetivos
  6. 6. Hipótesis
  7. 7. Metodología
  8. 8. Cronograma
  9. 9. Avances</li></li></ul><li>Diseño en Hardware<br />Procesadores de propósito general.<br />Tecnología ASIC<br />(Circuito integrado para aplicaciones específicas)<br />Dispositivos reconfigurables FPGAs<br />
  10. 10. Tecnología ASIC<br />Ventajas<br />Desventajas<br />Desventajas<br /><ul><li>Procesamiento eficiente
  11. 11. Área de silicio ocupada
  12. 12. Bajo consumo
  13. 13. Tiempo de desarrollo muy largo
  14. 14. Riesgo de diseño grande
  15. 15. Nula flexibilidad de ajuste</li></ul>Ventajas<br />
  16. 16. Procesadores de propósito general<br />Ventajas<br />Desventajas<br />Desventajas<br /><ul><li>Cambiar la funcionalidad del sistema
  17. 17. Económicos
  18. 18. Procesamiento secuencial
  19. 19. Conjunto de instrucciones fijo</li></ul>Ventajas<br />
  20. 20. Dispositivos reconfigurables FPGAs<br /><ul><li>Buen rendimiento
  21. 21. Consumo suficiente para la aplicación
  22. 22. Flexibilidad</li></li></ul><li>Herramientas de Descripción de Hardware<br />
  23. 23. Sistemas dentro de un Chip Programable <br />SOPC<br />
  24. 24. Sistema Embebido<br />Firmware<br />Hardware<br />Software<br />
  25. 25. Sistema dentro de un Chip<br />Firmware<br />Procesadores Soft-Cores<br />IP CORES<br />Hardware<br />
  26. 26. Núcleos de propiedad intelectual<br />“Permiten implentar SOPC en de dispositivos reconfigurables“<br />
  27. 27. Micro-procesadores Soft-Cores<br />Un P Soft-Core es un Microprocesador completamente descrito en software.<br />
  28. 28. Núcleos personalizados de propiedad intelectual<br />
  29. 29. Justificación<br />
  30. 30. Sistemas Embebidos<br />Aplicaciones<br /><ul><li>Control de lineas de producción
  31. 31. Telefonía
  32. 32. Reproductores de música
  33. 33. Sistemas militares
  34. 34. Aplicaciones médicas
  35. 35. Sistemas de navegación
  36. 36. Automotriz
  37. 37. Sistema de seguridad</li></ul>“Consiste en adquirir y acumular datos sobre el estado de un objeto y después controlar su operación”<br />
  38. 38. Interfaz en un Sistema embebido<br />
  39. 39. “Los ProcesadoresSoft-Coressólo utilizan las caracteristicas mínimas requeridas para una aplicación específica“<br />
  40. 40. Objetivos<br />
  41. 41. Objetivo General<br />“Sistema embebido para aplicaciones en tratamiento de imágenes y video, además de reconocimiento de patrones utilizando núcleos personalizados”<br />
  42. 42. Objetivos Particulares<br />Construir núcleos con filtros para aplicaciones en imágenes.<br />Construir un núcleo para la detección de contorno en imágenes.<br />Construir un núcleo para el reconocimiento de patrones.<br />Diseñar memorias para compartir registros físicos.<br />Generar un bus OPB.<br />Compilar y sintetizar un sistema embebido.<br />
  43. 43. Hipótesis<br />“Debido a la reconfigurabilidad modular de nuestro sistema, se acortará el tiempo en el desarrollo de aplicaciones donde el diseñador no sea un experto en implementaciones en hardware”<br />
  44. 44. Metodología<br />
  45. 45. Metodología de estudio<br />Investigación y análisis de sistemas embebidos.<br />Investigación y análisis de filtros en hardware.<br />Investigación de algoritmos o diseño de redes neuronales en hardware.<br />
  46. 46. Metodología de diseño<br />Simulink con la herramienta Xilinx System Generator y Xilinx Platform Studio<br />
  47. 47. Cronograma de actividades<br />
  48. 48. Bibliografía utilizada<br />
  49. 49. Bibliografía utilizada<br />
  50. 50. Bibliografía utilizada<br />
  51. 51. Avances<br />
  52. 52. Bloque acelerador de video utilizando System Generator<br />
  53. 53. Sensor de video<br />
  54. 54. Bloque acelerador de video<br />
  55. 55. Memoria Compartida<br />
  56. 56. Estructura base<br />
  57. 57.
  58. 58. Estructura base integrada<br />
  59. 59. Estructura base integrada<br />
  60. 60.
  61. 61. Implementación de una red neuronal recurrente mediante la utilización de bloques DSP con Xilinx System Generator, implementada en tiempo real enDispositivos reconfigurables<br />
  62. 62. Estructura base con núcleo personalizado<br />
  63. 63. Vector de pesos<br />
  64. 64. Núcleo personalizado<br />
  65. 65. Salidas de la neuronas<br />
  66. 66. Bloque DSP48<br />
  67. 67. Diagrama a bloques de un filtro<br />
  68. 68. Bloque DSP48<br />Bloques embebidos DSP48<br />Bloques Lógicos Reconfigurables<br />
  69. 69. Resultados de tiempo y ocupación<br />
  70. 70. Trabajos presentados<br />Congresos<br />A. Piña Rocha, S. Ortega, J. Raygoza. “Tutorial de un bloque acelerador de video utilizando System Generator” . Congreso de Computación, Informática, Biomédica y Electrónica CONCIBE 2009. Guadalajara Jalisco, Octubre 2009.<br />A. Piña Rocha, C. Chirino, S. Ortega, J. Raygoza. “Implementación de una red neuronal recurrente mediante la utilización de bloques DSP con Xilinx System Generator implementada en tiempo real en dispositivos reconfigurables”. SOMI XXIV, Memorias del Congreso ISBN: 978-607-02-0840-9. Octubre del 2009. ISBN 978-607-02-0840-9<br />Revistas<br />A. Piña Rocha, S. Ortega, J. Raygoza. “Tutorial de un bloque acelerador de video utilizando System Generator” . Revista Digital, Científica y Tecnológica E-Gnosis ISSN 1665-5745, Aceptado, publicación pendiente.<br />Talleres Impartidos<br />“Introducción a los procesadores embebidos: Nios II de Altera”. Durante el Congreso de Computación, Informática, Biomédica y Electrónica CONCIBE 2009. Guadalajara Jalisco, Octubre 2009.<br />
  71. 71. Gracias por su atención!!!!<br />

×