FaMAF - Leccion Clase VHDL 10

CURSO VHDL LECCIÓN 10
Lección 10: PACKAGES AND COMPONENTS
10_1 – PACKAGES AND COMPONENTS
10_2 – ESTILO DE DISEÑO #1
10_3 – ESTILO DE DISEÑO #2
10_4 – ESTILO DE CODIFICACIÓN

10_1 PACKAGES y COMPONENTS 1 /1

10_2 PACKAGE 1 /5

10_2 PACKAGE 2 /5
Ejemplo 10.1Simple Package

10_2 PACKAGE 3 /5
Ejemplo 10.2 Package Con Funcion

10_2 PACKAGE 4 /5

10_2 PACKAGE 5 /5

10_3 COMPONENT 1 /16
Declaración de COMPONENT
Instanciación de COMPONENT

Ejemplo 10.3 Componentes declarados en el código principal (main code)

Ejemplo 10.4 Componentes declarados en un PACKAGE

----------------------------------------------------------------- --1
LIBRARY IEEE; --2
USE IEEE.STD_LOGIC_1164.ALL; --3
USE WORK.my_components.ALL; --4
------------------------------------------------------------------------
ENTITY project IS --5
PORT(a,b,c,d: IN STD_LOGIC; --6
x,y: OUT STD_LOGIC); --7
END project; --8
------------------------------------------------------------------ --9

ARCHITECTURE estructura OF project IS
SIGNAL w: STD_LOGIC;
BEGIN
U1: inverter PORT MAP (b,w);
U2: nand_2 PORT MAP (a,b,x);
U3: nand_3 PORT MAP (w,c,d,y);
END estructura;

FaMAF - Leccion Clase VHDL 10

by cancu on Oct 27, 2009

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