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  • 1. CIRCUITS LOGIQUES COMBINATOIRESChap-V: circuits arithmétiques1 TRABELSI HichemUniversité Virtuelle de TunisCIRCUITS LOGIQUESCOMBINATOIRESCircuits arithmétiquesTRABELSI HichemAttention !Ce produit pédagogique numérisé est la propriété exclusive delUVT. Il est strictement interdit de la reproduire à des finscommerciales. Seul le téléchargement ou impression pour unusage personnel (1 copie par utilisateur) est permis.
  • 2. Université Virtuelle de Tunis CIRCUITS LOGIQUES COMBINATOIRES_____________________________________________________________________________________________________________________________________________Chap-V: Circuits arithmétiquesTRABELSI Hichem2CIRCUITS ARITHMETIQUESObjectif du chapitreLe présent chapitre commence par l’étude des additionneurs complets afin de les utiliserpar la suite pour la réalisation des additionneurs binaires parallèles à plusieurs bits.Nous expliquons ensuite la différence entre les additionneurs à propagation de retenueet à anticipation de retenue. Nous enchaînons par l’étude des soustracteurs qui sontobtenus à partir d’additionneurs en utilisant la notion de complément à 2. Nousterminons ce chapitre par l’étude des multiplieurs et des unités arithmétiques etlogiques.AdditionneurDemi-additionneurC’est un circuit qui fournit la somme modulo 2 et la retenue de deux chiffres binaires. AppelonsAi, Bi les deux variables d’entrée représentant les bits à additionner, Si la somme et Ri la retenue(C : appelée "carry" en anglais).La table de vérité du demi additionneur est la suivante :Ai Bi Si Ri0 0 0 00 1 1 01 0 1 01 1 0 1Table de vérité dun demi-additionneurOn déduit alors les expressions logiques de Si et de Ri.iiiiiii BAB.AB.AS ⊕=+=iii BAR ⋅=Le circuit logique du demi-additionneur est donné par l’applet.Le demi-additionneur ne peut faire que l’addition des deux chiffres de plus faible poids,puisqu’il ne peut pas prendre en compte la retenue qui provient d’une addition précédente. Pourrésoudre cette difficulté on utilise un circuit à trois entrées: cest l’additionneur complet (A.C).Additionneur complet (A.C)C’est un circuit qui fournit la somme et la retenue de deux chiffres binaires et de la retenue durang précédent.Pour cela l’additionneur complet est un circuit à trois entrées Ai, Bi et Ri-1 (report précédent)et possédant toujours deux sorties somme Si et retenue Ri.La table de vérité de l’additionneur complet est donnée par le tableau suivant :
  • 3. Université Virtuelle de Tunis CIRCUITS LOGIQUES COMBINATOIRES_____________________________________________________________________________________________________________________________________________Chap-V: Circuits arithmétiquesTRABELSI Hichem3Ai Bi Ri-1 Si Ri0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1Table de vérité dun additionneur complet- L’expression de la somme Si est alors:1111 −−−− +++= iiiiiiiiiiiii R.B.AR.B.AR.B.AR.B.AS)RBRB(A)RBRB(A iiiiiiiiii 1111 −−−− ⋅+⋅⋅+⋅+⋅⋅=)RB.(A)RB.(A iiiiii 11 −− ⊕+⊕= 1−⊕⊕= iii RBA- L’expression de la retenue Ri est:1111 −−−− +++= iiiiiiiiiiiii R.B.AR.B.AR.B.AR.B.AR( ) ( ) iiiiiiiiiiii B.AR.BAB.AR.B.AB.A +⊕=++= −− 11Ce qui conduit au schéma donné par l’applet.Additionneur parallèle à retenue propagéeA partir des additionneurs complets (A.C), il est facile deffectuer laddition de deux nombresbinaires à N bits. Cette addition est réalisée par la mise en cascade de N additionneurs complets,comme le montre le montage de la figure ci-dessous, Il sagit dun additionneur parallèle, parcequon additionne toutes les colonnes en même temps.Additionneur parallèle de deux nombres binaires à N bitsL’applet suivant donne un exemple d’addition de deux nombres binaires à 4 bits.SiRiRi-1AiBi(A.C)A0S0B0 R0SiRiRi-1AiBi(A.C)A1S1B1 R1SiRiRi-1AiBi(A.C)A2S2B2 R2SiRiRi-1AiBi(A.C)AN-1SN-1BN-1RN-1AN-1 ….. A2 A1 A0BN-1 ….. B2 B1 B0SN-1 ….. S2 S1 S0RN-1 RN-2 ….. R1 R0SN+
  • 4. Université Virtuelle de Tunis CIRCUITS LOGIQUES COMBINATOIRES_____________________________________________________________________________________________________________________________________________Chap-V: Circuits arithmétiquesTRABELSI Hichem4Additionneur à retenue anticipéeLes additionneurs parallèles étudiés précédemment appelés aussi additionneurs à retenuepropagée, présentent un inconvénient lié à la limitation de leur rapidité dexécution desopérations. Cette limitation est due à un phénomène appelé propagation du report, illustrée parladdition suivante de deux nombres binaires à 4 bits, effectuée à partir de quatre additionneurcomplets :La sortie S4 de ladditionneur complet (A.C)4 est fonction des retenues précédentes et enparticulier de R0, qui se propage à travers les quatre (A.C) avant d’arriver à S4. Il y a donc unretard qui dépend de la vitesse de propagation des (A.C). Par exemple si chaque (A.C) présenteun retard de propagation de 50 ns, le résultat final ne saffichera que 200 ns après l’applicationdes deux nombres à additionner.De toute évidence cette situation empire si on veut additionner des nombres à plusieurs bits.Heureusement, les concepteurs de C.I ont trouvé des solutions qui réduisent ce retard enutilisant ladditionneur à retenue anticipée (Look-Ahead Carry: L.A.C). Dans ce dispositif toutesles retenues sont calculées en parallèle, à partir des données, sans même calculer les sommespartielles.Pour expliquer le principe de ladditionneur à retenue anticipée, revenons à lexpression de laretenue de ladditionneur complet:iiiiii B.AR).BA(R +⊕= −1Pour éviter des temps de calcul cumulatifs, il ne faut pas attendre un résultat de calcul de laretenue précédente pour effectuer le calcul de la retenue suivante. Pour cela il fautsystématiquement recalculer chaque terme de lexpression ci-dessus de la façon suivante:• On définit la variable génération :Gi = Ai.BiQuand Ai = Bi = 1 ⇒ Gi = 1, (Ri=1) une retenue propre à la colonne i sera généréeindépendamment des colonnes précédentes.• On définit la variable de propagation :Pi = Ai⊕BiQuand Ai ou bien Bi vaut 1 ⇒ Pi = 1, (Ri = Ri-1) on dit que la retenue de la colonne i-1 estpropagée .Lexpression de Ri peut s’écrire de la façon suivante:Ri = Gi + Pi.Ri-1Cette expression montre que la colonne i fournit une retenue si elle en génère une ou quellepropage celle de la colonne précédente.On en déduit aisément les expressions des retenues de chaque colonne en fonction des termesde génération et de propagation:R0 = G0 + R-1.P0R1 = G1 + R0.P1 = G1 + G0.P1 + R-1.P0.P1R2 = G2 + R1.P2 = G2 + G1.P2 + G0.P1.P2 + R-1.P0.P1.P2R3 R2 R1 R0 R-1A3 A2 A1 A0+ B3 B2 B1 B0S4 S3 S2 S1 S0
  • 5. Université Virtuelle de Tunis CIRCUITS LOGIQUES COMBINATOIRES_____________________________________________________________________________________________________________________________________________Chap-V: Circuits arithmétiquesTRABELSI Hichem5R3 = G3 + R2.P3 = G3 + G2.P3 + G1.P2.P3 + G0.P1.P2.P3 + R-1.P0.P1.P2.P3G POn voit ainsi que chacune des retenues ne dépend que des nombres à additionner parlintermédiaire des fonctions Gi et Pi et de la retenue rentrante R-1.Une fois calculées les expressions des retenues, on calculera lexpression des sommespartielles Si en fonction de Gi et Pi:Si = Ai ⊕ Bi ⊕ Ri-1 = Pi ⊕ Ri-1 avec Ri-1 est fonction de Gi et PiOn note bien que les temps de calcul des retenues sont égaux à la somme des temps de transitdans une porte ET et une porte OU en cascade. Cela montre laugmentation de la rapiditédexécution des opérations, doù lintérêt des additionneurs à retenues anticipées. Toute fois cetterapidité saccompagne dune augmentation sensible de la complexité du circuit interne desadditionneurs. Une telle complexité nest plus un problème avec lévolution de la technologieintégrée.De nombreux additionneurs sous forme intégrée exploitent la technique de lanticipation dureport afin de réduire le temps de retard de propagation.La structure dun additionneur à retenue anticipée est donnée par la figure ci-dessous :Structure dun additionneur à retenue anticipéeCette structure dadditionneur à retenue anticipée est celle qui est adoptée pour la réalisationdes circuits intégrés (on ne fabrique plus les additionneurs à retenues propagées). Parmi lesadditionneurs les plus courant le C.I 7483.Il existe dautres circuits intégrés qui ne calculent que les retenues Ri en fonction de Gi et Pi etles deux termes de génération G et propagation P, cest le cas du générateur de retenue anticipée(Look-Ahead Carry: L.A.C) 74182. Cest un circuit très utile car il sert à anticiper la création dureport, surtout quand on l’utilise avec lunité arithmétique et logique, qui fera lobjet de la fin dece chapitre.B3 A3 B2 A2 B1 A1 B0 A0P3 G3 P2 G2 P1 G1 P0 G0G3 G2 P3 G1 P3 P3 P1 P2 P0G2 G1 P2 G0 P2 P1 R-1 G1 P1 G0 P1 P0 R-1 G0 P0 R-1P2 G0 P2 P3 P1 R-1P1 P2 P0R3 R2 R1 R0R4 S3 S2 S1 S0B3 A3 B2 A2 B1 A1 B0 A0R-1Calcul desPi et GiCalcul desrestes RiCalcul dessommes Si
  • 6. Université Virtuelle de Tunis CIRCUITS LOGIQUES COMBINATOIRES_____________________________________________________________________________________________________________________________________________Chap-V: Circuits arithmétiquesTRABELSI Hichem6Additionneur B.C.DAvant d’étudier ce type d’additionneur, voyons les étapes à suivre pour additionner en codeB.C.D.- Additionner les représentations codées BCD pour chaque rang du chiffre décimal.- Pour les rangs du nombre dont la somme est inférieure à 9, la réponse est déjà unereprésentation B.C.D, aucune correction n’est nécessaire.- Quand la somme dépasse 9, il faut faire une correction en additionnant 6 (0110), ceci à poureffet de générer un report ramené au rang supérieur.Exemple :1 18 8 9 1000 1000 1001+ 3 7 6 0011 0111 01101 2 6 5 1100 0000 11110110 0110 0110 ← terme de correctionreport → 1 0010 0110 0101Un additionneur BCD doit pouvoir matérialiser les étapes précédentes.En général, quand deux représentations codées B.C.D A3A2A1A0 et B3B2B1B0 sontappliquées à un additionneur parallèle 4 bits, il réalise l’opération suivante :A3 A2 A1 A0+ B3 B2 B1 B0S4 S3 S2 S1 S0En B.C.D, il existe six combinaisons interdites appelées pseudo-tétrades qui sont 1010, 1011,1100, 1101, 1110 et 1111. Chaque fois que le résultat est une pseudo-tétrade ou supérieur à 15(S4 = 1), il faut faire la correction en ajoutant 6 (0110). Pour cela il faut détecter ces pseudo-tétrades ainsi que la mise à 1 de la retenue d’ordre le plus élevé S4 pour effectuer cettecorrection.Le diagramme de Karnaugh suivant nous montre comment on peut effectuer cette opération.01 S.S 01 S.S 01 S.S . 01 S.S23 S.S 0 0 0 023 S.S 0 0 0 023 S.S 1 1 1 123 S.S 0 0 1 1On définit une variable logique P qui indique la présence d’une pseudo-tétrade.L’expression de P se déduit du diagramme de Karnaugh (qui indique les six pseudo-tétradesen caractère gras) par la relation suivante :P = S2.S3 + S1.S3Comme la correction doit se faire en présence d’une pseudo-tétrade ou en présence de S4, ondéfinit alors le terme X par la relation suivante :X = S4 + S2.S3 + S1.S3Quand X = 1, il faut additionner la correction (0110).en B.C.D
  • 7. Université Virtuelle de Tunis CIRCUITS LOGIQUES COMBINATOIRES_____________________________________________________________________________________________________________________________________________Chap-V: Circuits arithmétiquesTRABELSI Hichem7La figure ci-dessous montre le circuit de l’additionneur B.C.D. Il est composé de deuxadditionneurs 7483 et de quelques portes logiques qui produisent le terme de correction X.Additionneur B.C.DIl est possible de raccorder plusieurs additionneurs B.C.D en cascade pour additionner desnombres à N bits.La figure suivante illustre l’addition de deux nombres B.C.D à huit digits.Mise en cascade de deux additionneur B.C.DSoustracteurLa soustraction se résume à une opération d’addition, si on exprime les nombres négatifs selonla notation en complément à 2 (voir chapitre-I).B3 B2 B1 B0 A3 A2 A1 A0S3 S2 S1 S07483 C0C4B3 B2 B1 B0 A3 A2 A1 A07483 C0XS3 S2 S1 S0S3 S2 S1 S0Y3 Y2 Y1 Y0 X3 X2 X1 X0Report vers ledigit supérieurReport venant dudigit inférieurB3 B2 B1 B0 A3 A2 A1 A0S3 S2 S1 S0Additionneur B.C.DB7 B6 B5 B4 A7 A6 A5 A4S7 S6 S5 S4C0XX Additionneur B.C.DReportC0
  • 8. Université Virtuelle de Tunis CIRCUITS LOGIQUES COMBINATOIRES_____________________________________________________________________________________________________________________________________________Chap-V: Circuits arithmétiquesTRABELSI Hichem8Soit à soustraire les deux nombres binaires à 4 bits suivants:A3 A2 A1 A0+ 3B 2B 1B 0B1D4 D3 D2 D1 D0Pour effectuer cette soustraction en utilisant ladditionneur complet, il faut tout dabordeffectuer le complément à 2 de B3B2B1B0, pour cela on prend le complément à 1 à laide des Ninverseurs et on ajoute ensuite 1 au bit de poids le plus faible, le résultat de la soustractionapparaîtra sur les sorties de ladditionneur, en code exact ou en complément à 2 selon le bit designe D3 (M.S.B). La retenue D4 représentée nest pas significative.La figure ci-dessous montre comment un additionneur peut servir comme soustracteur.Soustracteur à laide dadditionneurSi veut effectuer l’opération d’addition ou de la soustraction selon quon utilise B commenombre positif ou négatif (complémenté à 2). On peut voir à la figure ci-dessous un circuit quisert à la fois comme additionneur et soustracteur de deux nombres binaires à 4 bits.Additionneur-soustracteur de 2 nombres binaires à 4 bitsD3 D2 D1 D0B3 B2 B1 B0A3 A2 A1 A0Addidionneur à 4 bits C0C45VReport nonsignificatifA0B0A3 A2 A1 A0B3 B2 B1 B0S3 S2 S1 S0S4+/-A1B1A2B2A3B3S0S1S2S3S4C0C4additionneurADD = 0SUB = 1
  • 9. Université Virtuelle de Tunis CIRCUITS LOGIQUES COMBINATOIRES_____________________________________________________________________________________________________________________________________________Chap-V: Circuits arithmétiquesTRABELSI Hichem9A.C A.C A.C A.CA.C A.C A.C A.CA.C A.C A.C A.Ca3b0 a2b0 a1b0 a0b0a0b1a1b1a2b1a3b1a0b2a1b2a2b2a3b2a0b3a1b3a2b3a3b30∑∑∑∑∑∑∑∑∑P7 P6 P5 P4 P3 P2 P1 P0Des portes XOR ont été rajoutées aux entrées Bi de chaque additionneur comme inverseurscommandés par un signal de commande ( ADD = 0 en addition et SUB = 1 en soustraction).- Quand ADD = 0, les entrées Bi ne sont pas inversées et C0 = 0, le circuit fonctionne alorscomme un additionneur.- Quand Sub = 1, les entrées Bi sont inversées et C0 = 1, alors le nombre B est complémenté à 2,par conséquent le circuit fonctionnera comme soustracteur.Quand on effectue une opération de soustraction, le report C4 est mis à 0 par la porte ET, car ilnest pas un chiffre significatif.L’applet suivant donne un exemple d’addition ou bien de soustraction de deux nombres binairesà 4 bits.MultiplieurLe processus de la multiplication est illustré par un exemple de multiplication de deux nombresbinaires à 4 bits suivant :a3 a2 a1 a0 Multiplicandeb3 b2 b1 b0 Multiplicateura3b0 a2b0 a1b0 a0b0 1erproduit partiela3b1 a2b1 a1b1 a0b1 2èmeproduit partiel + décalage∑15 ∑14 ∑13 ∑12 ∑11 Somme partielle ∑1a3b2 a2b2 a1b2 a0b2 3èmeproduit partiel + décalage∑ 25 ∑ 24 ∑ 23 ∑ 22 ∑ 21 Somme partielle ∑2a3b3 a2b3 a1b3 a0b3 4èmeproduit partiel + décalage∑ 35 ∑ 34 ∑ 33 ∑ 32 ∑ 31 Somme partielle ∑3P7 P6 P5 P4 P3 P2 P1 P0 ProduitLa multiplication de deux nombres binaires à 4 bits est effectuée par un multiplieur parallèleutilisant des additionneur complets (A.C) selon le schéma ″cellulaire″ de la figure ci-dessous.Multiplieur parallèle 4x4 bits à base d’additionneurs complets
  • 10. Université Virtuelle de Tunis CIRCUITS LOGIQUES COMBINATOIRES_____________________________________________________________________________________________________________________________________________Chap-V: Circuits arithmétiquesTRABELSI Hichem10S3 S2 S1 S0S3 S2 S1 S0Si on veut réaliser ce multiplieur à partir d’additionneurs intégrés 7483, on obtient lemontage de la figure ci-dessous.a3b1 a2b1 a1b1 a0b1 a3b0 a2b0 a1b0 a0b0B3 B2 B1 B0 A3 A2 A1 A0C4 ADDITIONNEUR 7483 C0S3 S2 S1 S0a3b2 a2b2 a1b2 a0b2B3 B2 B1 B0 A3 A2 A1 A0C4 ADDITIONNEUR 7483 C0a3b3 a2b3 a1b3 a0b3B3 B2 B1 B0 A3 A2 A1 A0C4 ADDITIONNEUR 7483 C0P7 P6 P5 P4 P3 P2 P1 P0Multiplieur parallèle 4x4 bits à base d’additionneurs 7483Unité arithmétique et logique (U.A.L) :74181C’est un circuit intégré capable d’effectuer des opérations logiques ou arithmétiques sur desmots de 4 bits. Il dispose de :- Huit entrées relatives aux deux nombres binaires à traiter A = A3A2A1A0 et B = B3B2B1B0.- Une entrée de retenue Cn.- Cinq entrées de sélections S3S2S1S0 complétées par une entrée M.• Si M =1, l’U.A.L effectue une opération logique selon le code de sélection.• Si M =0, l’U.A.L effectue une opération arithmétique selon le code de sélection.- Quatre sortie F = F3F2F1F0, pour afficher le résultat de sortie.- Une sortie de la retenue Cn+4.- L’U.A.L comprend un comparateur qui met la sortie A=B à 1, chaque fois que les entrées A etB sont égales et cela indépendamment du résultat F.- Deux sorties relatives aux termes de propagation P (ou X) et de génération G (ou Y).D’après le schéma interne du 74181 donné ci-dessous, on peut déduire les expressionslogiques suivantes :
  • 11. Université Virtuelle de Tunis CIRCUITS LOGIQUES COMBINATOIRES_____________________________________________________________________________________________________________________________________________Chap-V: Circuits arithmétiquesTRABELSI Hichem111−⊕⊕= iiii CYXF pour i=0,1,2,323 S.B.AS.B.AX iiiii += Xi dépend de Ai, Bi et uniquement de S3, S2.iiii AS.BS.BY ++= 01 Yi dépend de Ai, Bi et uniquement de S1, S0.nC.MC =−1( )nC.XY.MC 000 +=( )nC.X.XX.YY.MC 011011 ++=( )nC.X.X.XX.X.YX.YY.MC 0121202122 +++=a- En mode logique : M=1, on a :Ci-1=1, quelle que soit la valeur de i.iiiiiiiii Y.XY.XYXYXF +=⊕=⊕⊕= 1En remplaçant Xi et Yi par leurs expressions, données ci-dessus, on obtient pour chaque codeS3 S2 S1 S0 une expression logique Fi. On résume dans le tableau ci-dessous les différents caspossibles.b- En mode arithmétique : M=0, on a :1−⊕⊕= iiii CYXFLes termes Ci-1 peuvent avoir deux expressions possibles selon que nC =0 (sans retenue) ounC =1 (avec retenue).On résume dans le tableau ci-dessous les différents fonctions réalisées par le 74181, pour desopérandes actifs au niveau haut.
  • 12. Université Virtuelle de Tunis CIRCUITS LOGIQUES COMBINATOIRES_____________________________________________________________________________________________________________________________________________Chap-V: Circuits arithmétiquesTRABELSI Hichem12Cn A3 A2 A1 A0 B3 B2 B1 B0MS3 XS2 U.A.L : 74181S1 YS0F3 F2 F1 F0 A=B Cn+4Fonctions arithmétiques (M = 0)SélectionS3 S2 S1 S0Fonctionslogiques(M = 1)Cn=1(sans retenue)Cn=0(avec retenue)0 0 0 0 F = A F = A F = A plus 10 0 0 1 F = BA + F = A+B F = (A+B) plus 10 0 1 0 F = B.A F = A+ B F = (A+ B ) plus 10 0 1 1 F=0 F= Moins 1(complément à 2)F = 00 1 0 0 F = B.A F = A plus A. B F = A plus A. B plus10 1 0 1 F = B F = (A+B)plus A. B F = (A+B) plus A. B plus 10 1 1 0 F = A⊕ B F = A moins B moins 1 F = A moins B0 1 1 1 F = A. B F = A. B moins 1 F = A. B1 0 0 0 F = BA + F = A plus A.B F = A plus A.B plus 11 0 0 1 F = BA ⊕ F = A plus B F = A plus B plus 11 0 1 0 F = B F = (A+ B ) plus A.B F = (A+ B ) plus A.B plus 11 0 1 1 F = A.B F = A.B moins 1 F = A.B1 1 0 0 F = 1 F = A plus A F = A plus A plus 11 1 0 1 F = A+ B F = (A+B) plus A F = (A+B) plus A plus 11 1 1 0 F = A+B F = (A+ B ) plus A F = (A+ B ) plus A plus 11 1 1 1 F = A F = A moins 1 F = AFonctions réalisées par 74181 pour des opérandes actifsau niveau haut
  • 13. Université Virtuelle de Tunis CIRCUITS LOGIQUES COMBINATOIRES_____________________________________________________________________________________________________________________________________________Chap-V: Circuits arithmétiquesTRABELSI Hichem13Pour des opérandes actifs au niveau bas, on a le tableau suivant.Cn A3 A2 A1 A0 B3 B2 B1 B0MS3 PS2 U.A.L : 74181S1 GS0F3 F2 F1 F0 A=B Cn+4Fonctions arithmétiques (M = 0)SélectionS3 S2 S1 S0Fonctionslogiques(M = 1)Cn=0(sans retenue)Cn=1(avec retenue)0 0 0 0 F = A F = A moins 1 F = A0 0 0 1 F = B.A F = A.B moins 1 F = A.B0 0 1 0 F = BA + F = A. B moins 1 F = A. B0 0 1 1 F = 1 F = Moins 1(complément à 2)F = 00 1 0 0 F = BA + F = A plus (A+ B ) F = A plus (A+ B ) plus 10 1 0 1 F = B F = A.B plus (A+ B ) F = A.B plus (A+ B ) plus10 1 1 0 F = BA⊕ F = A moins B moins 1 F = A moins B0 1 1 1 F = A+ B F = A+ B F = (A+ B ) plus 11 0 0 0 F = B.A F = A plus (A+B) F = A plus (A+B) plus 11 0 0 1 F = A⊕ B F = A plus B F = A plus B plus 11 0 1 0 F = B F = A. B plus (A+B) F = A. B plus (A+B) plus11 0 1 1 F = A+B F = A+B F = (A+B) plus 11 1 0 0 F = 0 F = A F = A plus A plus 11 1 0 1 F = A. B F = A.B plus A F = A.B plus A plus 11 1 1 0 F = A.B F = A. B plus A F = A B plus A plus 11 1 1 1 F = A F = A F = A plus 1Fonctions réalisées par 74181 pour des opérandes actifsau niveau bas
  • 14. Université Virtuelle de Tunis CIRCUITS LOGIQUES COMBINATOIRES_____________________________________________________________________________________________________________________________________________Chap-V: Circuits arithmétiquesTRABELSI Hichem14Schéma interne de l’UAL 74181X3S3S2S1S0Y3X2Y2X1Y1X0Y0C2C1C0C-1CN ou CNMA0ouA0B0ouB0B1ouB1B3ouB3B2ouB2A1ouA1A3ouA3A2ouA2F0ouF0F1ouF1F2ouF2F3ouF3G ou YP ou XCN+4ouCN+4