Estructura de computos

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Estructura de computos

  1. 1. Mg. Samuel Oporto Díaz Estructura de los Sistemas de Computo Lima, 30 de Abril 2005 SISTEMAS OPERATIVOS
  2. 2. Los Sistemas Operativos son programas para la administración eficiente de los recursos del computador .
  3. 3. Tabla de Contenido <ul><li>Objetivos . 3 </li></ul><ul><li>Mapa Conceptual 4 </li></ul><ul><li>Visión General de un Sistema de Computo 6 </li></ul><ul><li>Procesador 11 </li></ul><ul><li>Buses 43 </li></ul><ul><li>Memoria 46 </li></ul><ul><li>Entrada/Salida 54 </li></ul><ul><li>Bibliografía 60 </li></ul>
  4. 4. Objetivos de la Sesión <ul><li>Exponer la arquitectura básica de un computador. </li></ul><ul><li>Presentar los elementos y las características de operación de un microprocesador simple. </li></ul><ul><li>Exponer el mecanismo de ejecución de instrucciones </li></ul><ul><li>Exponer el mecanismo de interrupciones </li></ul><ul><li>Exponer el mecanismo del DMA. </li></ul><ul><li>Presentar los tipos de buses que usa un μ P. </li></ul><ul><li>Presentar los aspectos básicos del manejo de memoria. </li></ul><ul><li>Presentar los aspectos básicos del manejo de E/S </li></ul>
  5. 5. Mapa Conceptual de la Sesión μ P Proceso E/S Bus Memoria
  6. 6. VISION GENERAL DE UN SISTEMA DE COMPUTO
  7. 7. Sistema Operativo <ul><li>Explota los recursos de hardware de uno o más procesadores. </li></ul><ul><li>Provee un conjunto de servicios al usuario del sistema </li></ul><ul><li>Administra la memoria secundaria y los dispositivos de E/S </li></ul>
  8. 8. Elementos Básicos <ul><li>Procesador </li></ul><ul><li>BUS del Sistema </li></ul><ul><ul><li>Comunicación entre el </li></ul></ul><ul><ul><li>procesador, la memoria y </li></ul></ul><ul><ul><li>los módulos de E/S </li></ul></ul><ul><li>Memoria Principal </li></ul><ul><ul><li>Es la memoria real o </li></ul></ul><ul><ul><li>memoria principal </li></ul></ul><ul><ul><li>Volátil </li></ul></ul><ul><ul><li>Acceso aleatorio </li></ul></ul><ul><li>Módulos de E/S </li></ul><ul><ul><li>Dispositivos de memoria secundaria </li></ul></ul><ul><ul><li>Equipos de comunicación </li></ul></ul><ul><ul><li>Terminales </li></ul></ul>
  9. 9. Componentes de Alto Nivel
  10. 10. Componentes de Alto Nivel <ul><li>Procesador. CPU </li></ul><ul><li>Memoria Principal. Memoria Real o Primaria </li></ul><ul><li>Módulos de E/S. Dispositivos de Entrada/Salida (DES) </li></ul><ul><li>Interconexión de sistemas. BUS </li></ul><ul><li>MAR (Memory Address Register). Registro de memoria direcionable, dirección de la siguiente R/W en memoria. </li></ul><ul><li>MBR (Memory Buffer Register). Registro de memoria intermedia. Datos leídos o por escribir en Memoria. </li></ul><ul><li>IOAR (Input/Output Address Register). Dirección de un DES. </li></ul><ul><li>IOBR (Input/Output Buffer Register). Intercambia datos entre el DES y el Procesador. </li></ul>
  11. 11. PROCESADOR
  12. 12. Registros del Procesador <ul><li>Registros visibles al usuario </li></ul><ul><ul><li>Permite que el programador minimice las referencias a la memoria principal. </li></ul></ul><ul><li>Registros de control y de estado </li></ul><ul><ul><li>Usado por el procesador para controlar la operación del procesador </li></ul></ul><ul><ul><li>Usado por las rutinas del SO para controlar la ejecución de programas </li></ul></ul>
  13. 13. 1. Registros Visibles al Usuario <ul><li>Puede ser referenciada por lenguaje de máquina. </li></ul><ul><li>Disponible para todos los programas: </li></ul><ul><li>(de aplicación y del sistema). </li></ul><ul><li>Los tipos de registros </li></ul><ul><ul><li>Registros de Datos. ( AX, BX, CX y DX ) </li></ul></ul><ul><ul><li>Registros de Dirección </li></ul></ul><ul><ul><ul><li>Registro índice ( SI, DI ) </li></ul></ul></ul><ul><ul><ul><li>Puntero de Segmento ( CS, DS, SS, ES ). </li></ul></ul></ul><ul><ul><ul><li>Puntero de Pila ( SP, BP ) </li></ul></ul></ul>
  14. 14. 1. Registros Visibles al Usuario <ul><li>Registros de Datos: </li></ul><ul><ul><li>AX. Para las operaciones de E/S, las correcciones decimales, las multiplicaciones, las divisiones y las translaciones. </li></ul></ul><ul><ul><li>BX. Registro base para direccionar una posición de memoria con el modo de direccionamiento indirecto con el registro base. </li></ul></ul><ul><ul><li>CX. Contador de datos en las manipulaciones de cadenas de caracteres. </li></ul></ul><ul><ul><li>DX. Para las multiplicaciones y divisiones asociándolo con AX, o de registro de direccionamiento indirecto para direccionar un puerto de E/S. </li></ul></ul>
  15. 15. 1. Registros Visibles al Usuario <ul><li>Registros de Dirección: </li></ul><ul><ul><li>Registro Índice ( SI y DI ) </li></ul></ul><ul><ul><ul><li>El direccionamiento indexado implica adicionar un índice a un valor base para obtener una dirección. </li></ul></ul></ul><ul><ul><li>Puntero de Segmento ( CS, DS, SS y ES ). </li></ul></ul><ul><ul><ul><li>Cuando la memoria es dividida en segmentos, la memoria es referenciada por un segmento y un desplazamiento. </li></ul></ul></ul><ul><ul><li>Puntero de Pila ( SP, BP ). </li></ul></ul><ul><ul><ul><li>Puntero a la cima de la pila </li></ul></ul></ul>
  16. 16. 2. Registros de Control y de Estado <ul><li>Contador de Programa (PC) </li></ul><ul><ul><li>Contiene la dirección de una instrucción a ser leída </li></ul></ul><ul><li>Registro de Instrucción (IR) </li></ul><ul><ul><li>Contiene la instrucción más recientemente leída </li></ul></ul><ul><li>Palabra de Estado de Programa: </li></ul><ul><li>(PSW: Program Status Word ) </li></ul><ul><ul><li>Códigos de Condición </li></ul></ul><ul><ul><ul><li>Signo, Cero, Acarreo, Igualdad, Desbordamiento </li></ul></ul></ul><ul><ul><li>Habilitar/deshabilitar interrupciones </li></ul></ul><ul><ul><li>Modo Supervidor </li></ul></ul>
  17. 17. Modos de Operación <ul><li>Los microprocesadores dos modos de funcionamiento: </li></ul><ul><li>El modo real. Operación básica del μ P. </li></ul><ul><li>El modo protegido , en el que surgen capacidades nuevas, como memoria virtual, proteccion de segmentos. </li></ul>
  18. 18. Modos de Operación <ul><li>MODO REAL </li></ul><ul><li>Realiza una sola tarea a la vez, si se está imprimendo, scaneando, etc. no se puede hacer otra cosa hasta que el microprocesador no termine con la tarea asignada. </li></ul><ul><li>Direccionamiento hasta de 1MB </li></ul><ul><li>El DOS requiere el modo real. </li></ul><ul><li>MODO PROTEGIDO </li></ul><ul><li>Hace varias tareas a la vez, pero las atiende todas juntas. </li></ul><ul><li>Características: </li></ul><ul><ul><li>Mecanismos de protección. </li></ul></ul><ul><ul><li>Conmutación de tareas. </li></ul></ul><ul><ul><li>Manejo de Interrupciones y Excepciones. </li></ul></ul><ul><ul><li>Permite el Modo Virtual. </li></ul></ul>
  19. 19. Ejecución de Instrucciones <ul><li>La tarea más importante de un computador es ejecutar programas. </li></ul><ul><li>Los programas constan de un conjunto de instrucciones y datos almacenados en la memoria. </li></ul><ul><li>Pasos: </li></ul><ul><ul><li>El procesador lee la instrucción desde memoria. </li></ul></ul><ul><ul><li>El procesador ejecuta la instrucción. </li></ul></ul><ul><li>El procesamiento de una instrucción simple se denomina ciclo de instrucción </li></ul>Leer la siguiente instrucción Ejecutar la instrucción INICIO FIN
  20. 20. Lectura y ejecución de instrucciones <ul><li>Al inicio de cada ciclo de instrucción el procesador lee una instrucción de la memoria, en el registro de instrucción. </li></ul><ul><li>El contador de programa </li></ul><ul><li>(PC: program counter) tiene la dirección de la siguiente instrucción a ser leída. </li></ul><ul><li>El PC se incrementa luego de cada lectura. </li></ul><ul><li>La dirección cargada en el PC puede ser alterada. </li></ul>
  21. 21. Registro de Instrucción <ul><li>La instrucción leída se carga en un registro conocido como registro de instrucción. </li></ul><ul><li>Tipos de Instrucciones: </li></ul><ul><ul><li>Procesador-memoria </li></ul></ul><ul><ul><ul><li>Se transfieren datos entre el procesador y la memoria y viceversa. </li></ul></ul></ul><ul><ul><li>Procesador-E/S </li></ul></ul><ul><ul><ul><li>Se transfieren datos de y hacia los dispositivos periféricos </li></ul></ul></ul><ul><ul><li>Procesamiento de Datos </li></ul></ul><ul><ul><ul><li>Operaciones aritméticas o lógicas con los datos </li></ul></ul></ul><ul><ul><li>Control </li></ul></ul><ul><ul><ul><li>Alteración de la secuencia de instrucciones a pedido de otra instrucción. </li></ul></ul></ul>
  22. 22. Máquina Hipotética Código de Operación Dirección 0 3 4 15 S Magnitud 0 1 15 Formato de Instrucción Formato de un entero Registros Internos de la CPU PC: Contador de Programa Dirección de la Instrucción. IR: Registro de la Instrucción Instrucción que está ejecutandose AC: Acumulador Almacenamiento Temporal Listado de códigos de operación 0001 Cargar de la memoria al acumulador 0010 Almacenar el acumulador en memoria 0101 Sumar al AC el contenido de la memoria
  23. 23. Ejemplo de ejecución de un programa <ul><li>EL PC contiene 300, la dirección de la primera instrucción. Se cargará el contenido de la ubicación 300 en el IR. </li></ul><ul><li>Los primeros 4 bits de IR indican que se cargará el AC. Los 12 bits restantes especifican la dirección, que es 940. (1 940)(0001 0011 1010 1100 ). </li></ul><ul><li>Se incrementa el PC y se lee la siguiente instrucción. </li></ul><ul><li>El contenido anterior de AC y el contenido de la ubicación 941 se suman y el resultado se almacena en el AC. </li></ul><ul><li>Se incrementa el PC y se le la instrucción siguiente. </li></ul><ul><li>El contenido del AC se almacena en la ubicación 941. </li></ul>
  24. 24. Ejemplo de ejecución de un programa 0001 Cargar de la memoria al acumulador 0010 Almacenar el acumulador en memoria 0101 Sumar al AC el contenido de la memoria
  25. 25. Ejercicio 1 <ul><li>Para la máquina hipotética presentada, se adiciona 2 instrucciones: </li></ul><ul><ul><li>0011 Carga de AC desde E/S </li></ul></ul><ul><ul><li>0111 Almacena el AC en la E/S </li></ul></ul><ul><li>En estos casos, las direcciones de 12 bits identifican a un dispositivo externo en particular. Mostrar la ejecución del siguiente programa: </li></ul><ul><ul><li>Cargar AC desde el dispositivo 5. </li></ul></ul><ul><ul><li>Sumar el contenido de la ubicación de memoria 940 </li></ul></ul><ul><ul><li>Almacenar el AC en el dispositivo 6 </li></ul></ul><ul><li>Asumir que el siguiente valor recuperado desde el dispositivo 5 es 3 y que la dirección 940 contiene 2. </li></ul>
  26. 26. <ul><li>Se coloca la dirección 300 al contador de programa (PC) y se carga el contenido de la posición de memoria al Registro de Instrucción (IR). </li></ul><ul><li>Load AC from I/O. El programa mueve la información que sé encuentra en device 5 al acumulador. </li></ul><ul><li>El PC incrementa una posición y coloca la información encontrada en la memoria al IR para ser procesada y ejecutada. </li></ul><ul><li>Add contents of memory location 940. La instrucción pide sumar la Información contenida en la posición de memoria 940con el AC que ya tiene un 0003. </li></ul><ul><li>El PC incrementa una posición y coloca la información encontrada en la memoria al IR para ser procesada y ejecutada. </li></ul><ul><li>Store AC to device 6. La instrucción pide almacenar la información del AC a el device 6 lo cual transfiere la información de AC para device 6. </li></ul>
  27. 27. Acceso directo a Memoria (DMA) <ul><li>Los intercambios de E/S ocurren directamente con la memoria principal. </li></ul><ul><li>El procesador entrega autoridad para que los módulos de E/S lean y escriban directamente en memoria. </li></ul><ul><li>Releva al procesador de la responsabilidad del intercambio </li></ul><ul><li>El procesador está libre para hacer otras cosas. </li></ul><ul><li>Resultado: interrupción </li></ul><ul><ul><li>Indica estado de terminación (OK, ERROR) </li></ul></ul><ul><ul><li>Una interrupción por bloque, no por byte </li></ul></ul>
  28. 28. E/S y acceso directo a memoria UCP memoria dispositivos de entrada/salida instrucciones de E/S
  29. 29. Ejercicio 2 <ul><li>El módulo de DMA transfiere caracteres a la memoria principal desde un DES que transmite 9600 bps (bits por segundo). El procesador puede leer instrucciones a razón de 1 millón de instrucciones por segundo. ¿En cuanto se hará más lento el procesador debido a la actividad del DMA? </li></ul>9.6x10 3 bps 10 6 bps R = 9.6 x 10 3 / 10 6 = 0.96%
  30. 30. Interrupciones <ul><li>Una interrupción es la suspensión de la secuencia normal de ejecución de un proceso. </li></ul><ul><li>Permite mejora la eficiencia del procesamiento. </li></ul><ul><li>Permite que el procesador ejecute otras instrucciones mientras que una operación de I/O está en proceso. </li></ul><ul><li>Es la suspensión de un proceso causado por un acontecimiento externo a ese proceso y ejecutado de tal forma que el proceso pueda ser reasumido más adelante. </li></ul>
  31. 31. Interrupciones <ul><li>Supongamos que el procesador transfiere datos hacia una impresora, utilizando el esquema básico propuesto. </li></ul><ul><li>Luego de ejecutar una instrucción ESCRIBIR(data, print), el procesador debe esperar y permanecerá desocupado hasta que la impresora le avise, que ya terminó o acerca de un error. </li></ul><ul><li>La duración de la pausa puede ser del orden de varios cientos o miles de ciclos de instrucción. </li></ul><ul><li>Es claro el derroche en el uso de los recursos. </li></ul>
  32. 33. Tipos de Interrupciones <ul><li>De Programa . Generadas por la ejecución de alguna instrucción tales como: </li></ul><ul><ul><li>Overflow (desbordamiento aritmetico) </li></ul></ul><ul><ul><li>Division por zero </li></ul></ul><ul><ul><li>Intento de ejecutar una instrucción ilegal de la máquina </li></ul></ul><ul><ul><li>Referencia fuera del espacio de memoria permitido para el usuario </li></ul></ul><ul><li>De Reloj . Generadas por el reloj interno del procesador (funciones regulares) </li></ul><ul><li>De E/S. Generadas por el controlador de E/S, para indicar termino de E/S, condiciones de error. </li></ul><ul><li>Por falla de Hardware . Error de paridad, falta de energía. </li></ul>
  33. 34. Vector de Interrupciones
  34. 35. Administración de Interrupciones <ul><li>Es un programa que determina la naturaleza de la interrupción y ejecuta la acción que sea necesaria. </li></ul><ul><li>El control es transferido a este programa. </li></ul><ul><li>Por lo general es parte del S.O. </li></ul><ul><li>Se denomina Rutina de Servicio de Interrupciones (ISR: Interrupt service routine ) (interrupt handler). </li></ul><ul><li>El proceso que es interrumpido no debe de tener algo en especial, esta función es responsabilidad total de la RSI </li></ul>
  35. 36. Transferencia de Control <ul><li>.............. </li></ul><ul><li>.............. </li></ul><ul><li>.............. </li></ul><ul><li>.............. </li></ul><ul><li>.............. </li></ul><ul><li>.............. </li></ul><ul><li>.............. </li></ul><ul><li>............. </li></ul><ul><li>............. </li></ul><ul><li>............. </li></ul><ul><li>............. </li></ul><ul><li>............. </li></ul><ul><li>............. </li></ul><ul><li>i+1 ............ </li></ul><ul><li>.. </li></ul><ul><li>.. </li></ul><ul><li>.. </li></ul><ul><li>m ............ </li></ul>ISR Proceso actual Interrupción
  36. 37. Tratamiento de una Interrupción El controlador del dispositivo u otro sistema del hardware genera una interrupción El procesador carga el nuevo valor del PC dependiendo de la interrupción El procesador inserta la PSW y el PC en la pila El procesador finaliza la ejecución de la instrucción en curso El procesador acusa el recibo de la interrupción Restaurar los valores anteriores de PSW y PC Interrupción del proceso Salvar el resto de la información de estado del proceso Restaurar la información de estado del proceso Hardware Software
  37. 38. Tratamiento de interrupciones <ul><li>El dispositivo emite una señal de interrupción </li></ul><ul><li>El procesador finaliza la ejecución de la instrucción actual antes de responder a la interrupción. </li></ul><ul><li>El procesador verifica la Int (¿qué Int?) (polling) y envía una señal de reconocimiento al DES que la originó, esta señal le permite al DES suprimir la señal de Int. </li></ul><ul><li>El procesador inicia la transferencia de control a la ISR. </li></ul><ul><li>Se almacena en la pila: la PSW y la PC </li></ul><ul><li>Se pone la PSW y la PC de la rutina de tratamiento de interrupciones (ISR: interrupt service routine ) </li></ul><ul><li>Se ejecuta la ISR </li></ul>
  38. 39. Múltiples Interrupciones <ul><li>Se pueden presentar interrupciones simultáneamente o mientras se está ejecutando la ISR, se puede presentar una nueva interrupción. </li></ul><ul><li>Se deshabilitan las interrupciones mientras una interrupción está siendo procesada. </li></ul><ul><li>El procesador no hace caso de cualquier nueva señal de petición de la interrupción. </li></ul>
  39. 40. Múltiples Interrupciones <ul><li>Orden Secuencial </li></ul><ul><li>Se deshabilitan las interrupciones para que el procesador puede completar la tarea. </li></ul><ul><li>Las siguientes interrupciones permanecen pendientes hasta el procesador habilite las interrupciones. </li></ul><ul><li>Después de que ISR completa la tarea, el procesador verifica para interrupciones adicionales </li></ul><ul><li>Prioridades. </li></ul><ul><li>Interrupciones de alta prioridad la causa interrupciones de baja prioridad esperen. </li></ul><ul><li>Causas que una IRS de baja prioridad pueda ser interrumpido. </li></ul><ul><li>Por ejemplo cuando una entrada llega desde la línea de comunicación, necesita ser absorbida rápidamente para hacer más sitio para la siguiente entrada. </li></ul>
  40. 41. Multiprogramación <ul><li>Cuando el procesador tiene más de un programa para ejecutar </li></ul><ul><li>La secuencia de programas son ejecutados dependiendo de su prioridad relativa y si ellos están esperando por I/O. </li></ul><ul><li>Después de que una ISR se completa, el control puede no ser retornado al programa que estaba ejecutando en el momento de la interrupción. </li></ul>
  41. 42. Ejercicio 3
  42. 43. BUSES
  43. 44. Buses <ul><li>Son las pistas de cobre que se encuentran en la placa madre, que se encargan de transportar datos o pulsos. </li></ul><ul><li>Bus de control . que consiste en una línea que detecta las señales de entrada y de otra línea que genera señales de control desde el interior de la CPU. </li></ul><ul><li>Bus de dirección . una línea unidireccional que sale desde el procesador y que gestiona la ubicación de los datos en las direcciones de la memoria. </li></ul><ul><li>Bus de datos . una línea de transmisión bidireccional que lee los datos de la memoria y escribe nuevos datos en ésta. </li></ul>
  44. 45. Buses
  45. 46. MEMORIA
  46. 47. Jerarquía de Memoria Costo / bit Tiempo Acceso Capacidad + + + Registros Cache Memoria Principal Memoria Secundaria <Disco Magnético> Cinta magnética
  47. 48. Memoria Cache <ul><li>La memoria Cache es una clase de memoria especial de alta velocidad que esta diseñada para acelerar el proceso de las instrucciones de memoria en la CPU. </li></ul><ul><li>La CPU puede obtener las instrucciones y los datos ubicados en la memoria cache mucho más rápidamente que las instrucciones y datos almacenados en la memoria principal. </li></ul><ul><li>Cuantas más instrucciones y datos la CPU pueda obtener de la memoria cache, más rápido será la computadora. </li></ul>CPU. 100 MHz V memoria principal 180 nanosegundos. V memoria cache 45 nanosegundos.
  48. 49. Memoria Cache <ul><li>Es invisible al SO. </li></ul><ul><li>Incrementa la velocidad de la memoria. </li></ul><ul><li>La velocidad del procesador es mayor que la velocidad de la memoria </li></ul>Memoria principal Procesador Tiempo de cada ciclo (nseg) 10 4 1955 1960 1965 1970 1975 1980 1985 1990 10 3 10 2 10 1
  49. 50. Memoria Cache <ul><li>Contiene una porción de la memoria principal. </li></ul><ul><li>El procesador primero verifica la memoria cache. </li></ul><ul><li>Si no se encuentra en la memoria cache, el bloque de memoria conteniendo la información necesaria es movida a la memoria cache. </li></ul>
  50. 51. Diseño de la Memoria Caché <ul><li>Tamaño del caché. </li></ul><ul><li>Los caches pequeños tienen un impacto significante en el desempeño. </li></ul><ul><li>Tamaño del bloque. </li></ul><ul><li>es la unidad de intercambio de datos entre el caché y la memoria principal. </li></ul><ul><li>A medida que los tamaños de bloque aumenta, la tasa de aciertos, aumenta al inicio (principio de la cercanía), pero luego comienza a disminuir dado que el bloque se hace mayor y la probabilidad de uso de un dato recientemente leído se hace menor que la probabilidad de reutilizar el dato ubicado en la memoria caché. </li></ul>
  51. 52. Diseño de la Memoria Caché <ul><li>Función de correspondencia </li></ul><ul><li>Determina la ubicación qué ocupará el bloque en la memoria caché. ¿hay sitio? </li></ul><ul><li>El algoritmo del reemplazo. </li></ul><ul><li>Determina qué bloque para reemplazar si no hay sitio </li></ul><ul><li>Algoritmo LRU. Least-Recently-Used (el usado hace más tiempo) </li></ul><ul><li>Política de escritura. </li></ul><ul><li>¿Cuándo tiene lugar la operación de escritura en memoria? </li></ul><ul><li>Cada vez que el bloque se actualiza. </li></ul><ul><li>Cada vez que el bloque se reemplace. </li></ul><ul><ul><li>Minimiza la operación de la memoria. </li></ul></ul><ul><ul><li>Deja la memoria en un estado obsoleto. </li></ul></ul>
  52. 53. Tamaños <ul><li>La memoria principal consta de 2 n palabras direccionales. </li></ul><ul><li>Cada palabra tiene una dirección de n bits. </li></ul><ul><li>La memoria principal consta de M = 2 n /K bloques de tamaño K palabras. </li></ul><ul><li>La memoria caché consta de C bloques de K palabras. (C << M) </li></ul>K M C
  53. 54. ENTRADA/SALIDA
  54. 55. Operaciones <ul><li>Las operaciones de E/S hacen uso de las siguientes tres técnicas: </li></ul><ul><ul><li>E/S programada </li></ul></ul><ul><ul><li>E/S dirigida por interrupciones. </li></ul></ul><ul><ul><li>Acceso Directo a Memoria </li></ul></ul>
  55. 56. 1. E/S Programada <ul><li>Cuando ocurre la interrupción, el procesador lanza la IRS. </li></ul><ul><li>El módulo de E/S realiza la acción, no el procesador. </li></ul><ul><li>El módulo de E/S pone los bits apropiados en el registro de estados de E/S. </li></ul><ul><li>No ocurren interrupciones. </li></ul><ul><li>El procesador verifica el estado hasta que la operación se complete. </li></ul><ul><li>La verificación se hace repetidamente. </li></ul>Emitir orden de lectura al módulo de E/S Leer estado del módulo de E/S Leer palabra del módulo de E/S Escribir palabra en memoria ¿estado? ¿Hecho? Siguiente instrucción CPU  E/S E/S  CPU Condición de Error E/S  CPU CPU  Memoria Listo No listo No Si
  56. 57. 2. E/S Dirigida por Interrupciones <ul><li>El procesador es interrumpido cuando el módulo de E/S esta listo para intercambiar datos </li></ul><ul><li>El procesador esta libre hacer otros trabajos. </li></ul><ul><li>No existen esperas innecesarias. </li></ul><ul><li>Consume mucho tiempo del procesador porque cada palabra leída o escrita pasa a través del procesador. </li></ul><ul><li>La velocidad está limitada por velocidad en que el procesador verifica. </li></ul>Emitir orden de lectura al módulo de E/S Leer estado del módulo de E/S Leer palabra del módulo de E/S Escribir palabra en memoria ¿estado? ¿Hecho? Siguiente instrucción CPU  E/S Hacer otra cosa Interrupción E/S  CPU Condición de Error E/S  CPU CPU  Memoria Listo No Si
  57. 58. 3. Acceso Directo a Memoria <ul><li>Transfiere un bloque de datos directamente, desde o hasta la memoria. </li></ul><ul><li>Una interrupción es enviada cuando la tarea es completada. </li></ul><ul><li>El procesador es involucrado solo al inicio o al final de la transferencia. </li></ul><ul><li>El DMA se implementa a través de un módulo separado o esta incorporado en el módulo de E/S. </li></ul>Emitir orden de lectura al módulo de E/S Emitir orden de lectura al módulo de E/S CPU  DMA Hacer otra cosa Interrupción DMA  CPU Siguiente instrucción
  58. 59. E/S Programada E/S Dirigida por interrupciones DMA Emitir orden de lectura al módulo de E/S Emitir orden de lectura al módulo de E/S Emitir orden de lectura al módulo de E/S Emitir orden de lectura al módulo de E/S ¿estado? ¿Hecho? Siguiente instrucción CPU  E/S E/S  CPU Condición de Error E/S  CPU CPU  Memoria Listo No listo No Si Emitir orden de lectura al módulo de E/S Emitir orden de lectura al módulo de E/S Emitir orden de lectura al módulo de E/S Emitir orden de lectura al módulo de E/S ¿estado? ¿Hecho? Siguiente instrucción CPU  E/S Hacer otra cosa Interpretar E/S  CPU Condición de Error E/S  CPU CPU  Memoria Listo No Si Emitir orden de lectura al módulo de E/S Emitir orden de lectura al módulo de E/S CPU  DMA Hacer otra cosa Interpretar DMA  CPU Siguiente instrucción
  59. 60. Bibliografía <ul><li>Sistemas Operativos (Capítulo 1). William Stallings, 3ra Edición. Prentice Hall. </li></ul>
  60. 61. <ul><li>PREGUNTAS </li></ul>

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